O.18-μm CMOS千兆以太网并串转换芯片设计

提出了一种新的树型结构10:1并串转换电路,可应用于千兆以太网,其工作速度达到1.25 Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上,从而简化了设计,也减小了功耗.低速5:1并串转换单元采用改进的并行结构,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系,使其相对于普通并行结构有更大的相位裕量,可以更可靠地工作.芯片应用TSMC 0.18-μm CMOS工艺实现,芯片面积为0.7 mm×0.5 mm,核心电路功耗为3.6mW,小于同类电路.     

0．18-μm CMOS千兆以太网并串转换芯片设计

提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 .     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

一种新颖的高速预放大器和采样器

介绍了一个用于高速串行通信中的新颖的高速预放大器和采样器.们负责对接收到的信号进行预放大和采样.其中,预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.接收采样器采用SCFL结构,能够达到很高的工作速度.电路采用0.13μm CMOS工艺制造,工作电压为1 V,接收信号速率最高可达5 Gb/s.测试表明,接收预放大器功耗6 mW,采样器功耗2 mW.接收器输入信号差分峰-峰值150 mV条件下接收误码率小于10-12.     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

一种高性能数字输出端口电路设计

传统多电源系统数字输出端口存在上拉、下拉竞争和上升沿与下降沿的严重不对称等问题,使得延时功耗积很大;而电压波动和误触发导致系统SSN噪声较大.针对这2个问题,提出一种采用快速低转高电平转换电路结构和抗地弹效应输出电路的新型输出端口电路结构,在smic18mmrf工艺下流片.测试结果表明,电平转换单元功耗延时积较传统结构减小5%~15%,SSN噪声幅度减少30%以上,有效提高了输出端口电路性能.     

低功耗模糊控制器的CMOS模拟电路实现

为了解决软件实现的模糊控制器速度低的问题,研制了模拟电路实现的模糊控制器.设计了以下单元电路: 结构精简的新型Z型、 Gauss型和S型隶属度函数电路、电流模求小电路和一种不需要除法器的重心法去模糊电路.以此构造的两输入一输出9条规则的零阶TS模糊控制器已在无锡上华0.6 μm CMOS工艺下制造.测试结果表明: 在±2.5 V的工作电压下精度为±3.5%, 功耗仅为3.5 mW, 模糊推理的速度是0.67×106 s-1.该控制器在功耗、精度和面积上有优势,可用于实时控制.     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

适用于低功耗SRAM的高速电流模式灵敏放大器

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.     

高效率宽输入范围电荷泵2倍压电路的设计

提出一种无阈值损耗的电荷泵倍压电路(2倍压电路),该电路采用衬底可变单元代替二极管连接的MOS管,消除了MOS器件的体效应及阈值损耗的影响,与传统电荷泵相比效率提高了20%,获得低至1.0V的宽输入范围.基于该结构采用TSMC 0.25μm BCD工艺设计了一款2.0AUSB功率开关芯片,使用spec-tre对整体电路进行了仿真验证,结果表明:该电荷泵电路的工作状态良好,同比输出电压提高了1.0V,效率最高可达90%,基于该工艺实现的电荷泵电路的版图面积仅为0.04mm2.     

采用电容耦合的能量回收电路

为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路。该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目。利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失。该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化。基于TSMC0.35μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较。Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%~31%。该电路与传统的CMOS电路比较,能耗大大降低。     

用于微悬臂梁红外焦平面读出电路的片上ADC设计

设计了一种用于微悬臂梁红外焦平面读出电路的片上 ADC。该 ADC 采用流水线结构实现, 采用带溢出检测的多位第一级和后级功耗逐级缩减的方案优化系统功耗, 提高线性度。该设计采用 0.35 μm 的 CMOS 工艺流片验证。测试结果表明: 5V 电源电压、10M 采样率时电路总功耗为98 mW, 微分非线性和积分非线性分别为 -0.8/0. 836 LSB 和 - 0. 9 / 1. 6 LSB; 输入频率为 1 MHz 时, SFDR 和 SNDR 分别为82 和 67 dB。     

单载波超宽带下判决反馈均衡器芯片优化设计

单载波超宽带通信系统的均衡在芯片实现中面临高吞吐率、高性能和低复杂度3方面问题。该文从广播结构电路表达、delayed-sign-LMS系数更新算法和寄存器重采样芯片设计方法学3个角度提出一种适合芯片实现的判决反馈均衡(DFE)结构。该结构以标准LMS-DFE为基础,克服自适应反馈滤波器中迭代界对吞吐率的影响,解决广播结构中输入高扇出带来的延时和功耗问题。仿真结果表明:与直接结构LMS-DFE相比,该结构性能损失在0.1dB之内。芯片综合表明,基于Smic.18 CMOS工艺,吞吐率达到125Mb/s,与广播结构delayed-LMS-DFE相比,面积减少23%,功耗降低33%。     

具有温度补偿功能的超功率保护电路设计

针对双极型线性稳压器中保护电路较多而引起的静态功耗和芯片面积过大的问题,提出一款具有温度补偿功能的超功率保护电路.为了降低系统静态功耗和减小芯片面积,利用过流保护电路和过压保护电路采样点相同这一特点,设计一款在不同情况进行有效切换且完成以上两种保护功能的电路模块;同时为了进一步降低系统的静态功耗和减小芯片面积,利用三极管阈值对温度敏感这一特性,在不增加任何器件的情况下,通过温度补偿使得该电路同时完成简单的过温保护功能.基于2μm 40VBipolar工艺,设计的超功率保护电路的静态功耗仅为传统设计的50%左右,面积仅为传统设计的40%左右.实验结果表明:该设计方案切实可行,电路工作状态良好.     

高速低功耗CMOS动态锁存比较器的设计

提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR锁存器3部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对SR锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18μm互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1.8V,时钟频率为1GHz时,比较器精度达0.3mV;最大输入失调电压为8mV,功耗为0.2mW;该比较器具有电路简单易实现、功耗低的特点.