反馈时延对短波跨层通信吞吐率影响

为实现和提高短波通信中跨层设计的性能,针对短波跨层通信系统中反馈延时不能忽略的问题,研究了反馈延时对系统吞吐率所产生的影响。首先研究不同系统中反馈延时由于增大总的传输时间,带来吞吐率的下降,认为固定发送时间比固定数据帧结构具有更大的系统吞吐率性能。其次分析反馈延时对接收端信噪比估计的有效性影响,带来传输模式选择上的误差,影响系统的吞吐率性能。最后分析得到在反馈信噪比情况下,根据反馈信噪比误比特性能计算的信噪比判决区间与根据理想信噪比误比特率性能计算的信噪比区间相比,会带来系统吞吐率的提升。     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

一种应用于DC-OFDM系统的FFT处理器设计

设计了一种应用于双载波正交频分复用(DC-OFDM)无线通信系统的高速、低功耗快速傅里叶变换(FFT)处理器.为降低传统并行架构带来的硬件实现开销,提出了一种新型的结合FFT分解的多路并行架构,有效减少了实现所需的乘法器和加法器数目,在提高处理器数据吞吐率的同时,进行了芯片面积的优化.另外,采用提出的处理单元实现不同的基运算,并对基-2、基-22、基-23、基-24不同架构下的定点FFT运算所需的硬件开销进行定量分析,以选择最优的基结构.最后,介绍了旋转因子乘法器的设计.设计实现的128点FFT处理器采用SMIC 0.13μm CMOS工艺,芯片面积为1.44 mm2,最大数据吞吐率达到1GS/s,在典型工作频率500MS/s下的功耗为39.5mW.与现有其他128点FFT处理器相比,减小了面积,节约了功耗.     

动态反馈的异构集群负载均衡算法的实现

虚拟服务技术(LVS)的集群负载调度系统中的加权调度算法权值是静态的,没有动态调整机制,不能依据真实服务器处理能力进行动态的任务分配;给出了一种通过量化调度器和真实服务器的实时反馈负载信息指标,采用服务器负载率和分配权值为计算指标,引入临界回归因子,利用动态反馈临界加速回归的算法思想,实现基于动态反馈机制的动态反馈临界加速回归分配算法。该算法能根据负载均衡调度器和业务处理服务器的实时反馈信息,及时进行负载调度,实现负载动态平衡,进一步提高服务器的利用效率和集群系统的吞吐率,并在LVS的负载平衡调度集群系统中进行了应用性的实验验证。测试结果表明,该算法可实时反馈负载信息,动态进行负载调度,整体上较好的实现了负载动态平衡,提高了服务器的利用效率和集群系统的吞吐率。     

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.     

一种高速FPGA配置电路设计

针对当前FPGA芯片编程下载(配置)电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内部编程点相应的字线与位线.采用与电路结构兼容的32位并行CRC32技术校验下载位流,以增强位流下载可靠性,并采用帧ECC电路对回读位流进行单比特纠错与多比特检错(SECDED).验证结果表明,该设计在内部振荡器频率为150MHz的情况下外部配置端口的最高吞吐率为3 680Mbps,在内部振荡器频率为200MHz的情况下最高吞吐率为4 896Mbps.     

LED照明网络控制芯片的设计及应用

针对传统的照明网络存在高功耗和编址复杂等问题,设计支持多通道的LED照明网络控制芯片。控制芯片包含控制通道接口和数据通道接口,对多通道协议进行处理。应用控制芯片可以实现多通道的LED照明网络架构,简化照明节点编址过程。经测试,该控制芯片可以支持照明节点编址,而且芯片功耗大约为89 mW,与现有技术相比,有效地降低了功耗。     

流水线模数转换器中高速低功耗开环余量放大器的设计

为了降低流水线模数转换器(ADC)中余量放大器的功耗并提高其速度,提出了一种新的开环余量放大器结构及其增益控制方法.该放大器采用简单差动对结构,并使用放大器的复制电路和一个差动差值放大器来控制主放大器输入对管的跨导,以稳定开环余量放大器的增益.所提出的放大器结构可以工作在低电源电压下,而且不需要共模反馈电路,与采用共源共栅结构和共模反馈的开环放大器相比,功耗更低,响应速度更快.仿真结果表明,所提开环余量放大器的功耗仅为5.5mW,在满幅度阶跃输入的情况下,输出建立时间小于3ns.将该开环余量放大器应用到采用数字校准的流水线ADC中,实现了采样率为4×107s-1的12位模数转换.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

维特比译码的双读出回溯算法及ASIC实现

在分析维特比译码器回溯算法的基础上，归纳出回溯算法的规律，提出了双读出回溯（ＤＲＴＢ）算法。计算表明，ＤＲＴＢ算法在不增加硬件开销的情况下，使回溯运算速度达到原来的４倍。本文还介绍了基于ＤＲＴＢ算法幸存路径存储器单元（ＳＭＵ）的ＡＳＩＣ结构和物理设计。对半导体集成电路的测试表明，本文提出的ＤＲＴＢ算法及电路结构是成功的。     

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,ASIC)等硬件方案,其通用性差,编码吞吐量不够高.对此,基于图形处理单元(graphics processing unit,GPU)平台提出了一种针对不同码型不同码率的QC-LDPC码通用的高吞吐量并行编码方案.根据QC-LDPC码校验矩阵的准循环结构,先引入其同样具有准循环结构的生成矩阵,再基于生成矩阵的准循环特性以及GPU的线程和内存结构,设计了一种能达到吉比特速率的编码方案.仿真结果表明,该编码器对测试的3个码长从几百到一万多比特的高码率QC-LDPC码均达到了10 Gbit/s的编码速率.其编码速度优于文中对比的QC-LDPC码GPU方案.在对802.11ac标准中的(1944,1620)QC-LDPC码编码时,吞吐量比(complementary metal oxide semiconductor,CMOS)编码器提高了1.9 Gbit/s.在对WIMAX标准中的4种码编码时,吞吐量是FPGA编码器的3.94～7.73倍.     

一种新的MPEG-2运动补偿VLSI结构

在MPEG-2MP@HL(Main Profile at High Level)运动补偿的硬件实现中，需要运算的图像数据量非常大，该文采用双口RAM作为运动补偿的缓存器、流水线预测结构的方案，很好地解决了数据吞吐量大的问题．文中的方案通过FPGA(Field Programmable Gate Array)验证，给出了相关结果并与参考文献进行了比较．仿真结果表明该文的方案能满足MPEG-2MP@HL的实时解码要求，并用EDA软件进行ASIC设计．     

Profibus_DP智能从站的设计与实现

PROFIBUS现场总线具有通信实时性强、高传输率、低成本、拓扑结构灵活多样、冗余性强、适于各种工控领域等优点而得到广泛应用.针对PROFIBUS现场总线的特点,从开发的角度详细介绍了利用80C32单片机与ASIC芯片SPC3设计智能化DP从站的方法,并介绍了如何编写GSD文件的实例,为PROFIBUS_DP智能从站的简单设计提供了方法.     

VHDL应用于专用集成电路功能仿真的研究

分析了超高速集成电路硬件描述语言 ( VHDL)在专用集成电路高层次设计方法上的重要作用 ,指出该语言进行电子设计的主要优势是 :可以使设计人员在设计的每个层次 (行为级、寄存器传输级、门级 )进行仿真和综合 .应用该语言对专用集成电路 (以 80 5 1微控制器为例 )进行了功能仿真 ,提出了下一时间仿真方法 .在 ACTIVE- VHDL软件环境下编制了 80 5 1微控制器的功能仿真程序 ,通过测试 ,该程序的功能仿真是正确的 .为专用集成电路的高层次设计提供了有益的经验     

高效椭圆曲线签名算法核心运算VLSI设计

针对椭圆曲线签名算法要使用的乘法器和除法器提出了一种新的结构，并在此基础上进行了系统设计。该设计进行了ASIC综合和仿真，其仿真结果和理论分析相符合，与其他设计相比，在时间复杂度上有所提高。     

面向 HEVC 的高效插值滤波 VLSI 架构设计

为满足 HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求, 提出了一种 面向 HEVC 的高效率分像素插值滤波 VLSI(Very Large Scale Integration)架构设计。 在 HEVC 标准分像素插值算 法的基础上, 构造高并行度和流水线的插值滤波 VLSI 架构; 利用滤波器系数反转对称性, 设计可复用 8 阶滤 波器结构, 以减少滤波器硬件面积; 在传统的单输入通道插值器的基础上, 设计两路并行的 8 输入插值器, 以 提高数据吞吐量。 实验结果表明, 该设计能在频率为 34. 2 MHz 下完成 1 920伊1 080@ 30 帧/ s 视频解码需求, 同时, 能够满足 3 840伊2 160@60 帧/ s 视频的实时传输。     

Walsh—Hadamard变换ASIC的并行结构设计

针对具有广泛应用的Ｗａｌｓｈ－Ｈａｄａｍａｒｄ变换，研究了适合其ＡＳＩＣ设计的算法与ＳＦＧ阵列结构、位串计算、可变长功能等方面的内容，并给出了Ｗａｌｓｈ－Ｈａｄａｍａｒｄ变换ＡＳＩＣ的一种合理结构。     

基于路由器的网络技术

介绍了路由器的基本概念和分类,在此基础上,重点对Ipv6技术、提高路由器吞吐量的技术、可编程ASIC技术、VPN技术、QoS技术、MPLS技术、多播技术、网管技术等八种与路由器相关的新技术进行了介绍与分析,对这些技术的发展作了概括和总结。     

LTE中基于ASIC速率匹配算法的并行设计

本文给出一种基于ASIC的LTE速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。本文深入分析速率匹配算法的特性,通过优化设计,只用了少量的RAM实现了8bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能达到要求,而存储面积相比现有方案[5]大概只有其15%。