一种高摆率低功耗无片外电容的LDO设计

本文介绍了一种低功耗的无片外电容快速响应的低压差线性稳压器(LDO),用于数字电路供电.该LDO采用电流型跨导运算放大器,克服了传统运算放大器摆率和静态电流之间的矛盾.提出了一种瞬态增强电路,既可以动态地调整误差放大器偏置,同时也能够直接对调整管栅极电压进行调节,增强了负载瞬态响应性能.该LDO基于28nm CMOS工艺,面积为55×42μm2.输入1.1V,压差约为100mV,最大负载电流50mA.静态电流为5μA,在负载电流变化率为49.9mA/μs的情况下,恢复时间为2.5μs,过冲电压和下冲电压均小于100mV.     

一种应用于DC-OFDM系统的FFT处理器设计

设计了一种应用于双载波正交频分复用(DC-OFDM)无线通信系统的高速、低功耗快速傅里叶变换(FFT)处理器.为降低传统并行架构带来的硬件实现开销,提出了一种新型的结合FFT分解的多路并行架构,有效减少了实现所需的乘法器和加法器数目,在提高处理器数据吞吐率的同时,进行了芯片面积的优化.另外,采用提出的处理单元实现不同的基运算,并对基-2、基-22、基-23、基-24不同架构下的定点FFT运算所需的硬件开销进行定量分析,以选择最优的基结构.最后,介绍了旋转因子乘法器的设计.设计实现的128点FFT处理器采用SMIC 0.13μm CMOS工艺,芯片面积为1.44 mm2,最大数据吞吐率达到1GS/s,在典型工作频率500MS/s下的功耗为39.5mW.与现有其他128点FFT处理器相比,减小了面积,节约了功耗.     

强化教学技能训练 积极组织学生参赛

本文介绍了我校以组织参加大赛为抓手,在师范类物理学专业全面开展教学技能培训的做法及经验:依托专业培养方案,努力提高学生的专业素质;借助教学技能大赛,认真培养学生的教学技能。     

《大学物理》多媒体课件制作的探讨

本文通过探讨《大学物理》多媒体课件制作过程，使《大学物理》教学形式更具有实用性、灵活性，教学内容更富有贴切性、丰富性，它可以调动学生学习的积极性，激发学生创造思维，使学生的潜能得到更充分地开发，从而达到提高学生综合能力及素质的目的。     

武陵山片区土家族医药研究综述

土家族医药作为武陵山片区少数民族特色医药的代表,其药物历史悠久,医学体系独特.在国家政策的支持下,土家族医药在文献整理、药用资源调查、临床应用和药物开发等方面取得了众多成绩.对片区土家族医药特点、研究的现状和研究的重要性进行了综述,旨在促进土家族医学传承和土家族医药开发,为片区经济发展服务.     

一种用于高速高精度DAC的数字校准方法

提出了一种适用于14bit 200MHz数模转换器的数字校准电路模块.在非校准状态,该模块仅仅将输入数据进行相应的编码转换,在校准状态时,该模块不仅对输入信号流进行编码转换,还提供额外的校准控制信号,用来控制DAC中模拟电路进行校准.该模块采用SMIC CMOS 0.18μm 1P6M工艺,电源电压为1.8V.最终芯片测试结果表明,在200MHz工作频率下,该模块能够将数模转换器的SFDR最大提高27dB.     

上流式多级厌氧反应器的研制

研制了一种用于高浓度有机工业废水厌氧处理的多功能实验装置--上流式多级厌氧反应器(UMAR).该装置可用于颗粒污泥的性能、反应器工艺运行参数、反应器水力模型与动力学模型、反应器的结构优化等方面的研究.该项实验装置应用于研究生、本科生的科研教学实践当中,收到良好效果.     

一种高速、低复杂度的数字校准技术

介绍了一种应用于高速高精度流水线模数转换器的数字后台校准技术.该技术基于2.5位/级的开关电容式MDAC结构,在前2级MDAC引入用于携带误差信息的随机序列,利用信号相关理论在数字域中通过累加、平均的方法提取出这些误差信息,并在最终的数字输出端补偿.该技术能够有效地减少由于电容失配和增益有限性等非理想因素的影响,提高系统的性能;同时它具有算法简单、应用灵活、不中断正常输出、工作频率高等特点.经过FPGA验证,校准后有效位数从8.5 bit提高到13.7 bit,无杂散动态范围从52.7 dB提高到108.4 dB.     

适用DC-OFDM超宽带系统的低复杂度同步器设计

提出了一种包括符号同步模块,自动增益控制模块以及对非理想因素的估计补偿模块的同步器.在符号同步模块中,采用相关和阈值搜索的联合判断算法确定前导符的起止位置;在自动增益模块中,采用双闭环的AGC算法来提高调节范围和收敛速度;在非理想因素的估计补偿模块中,针对接收机中出现的载波频偏和IQ失配进行估计补偿.用0.13μm CMOS工艺综合,在相同的工作频率132 MHz下,面积和功耗约为传统方法的50%.     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.