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针对当前FPGA芯片编程下载(配置)电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内部编程点相应的字线与位线.采用与电路结构兼容的32位并行CRC32技术校验下载位流,以增强位流下载可靠性,并采用帧ECC电路对回读位流进行单比特纠错与多比特检错(SECDED).验证结果表明,该设计在内部振荡器频率为150MHz的情况下外部配置端口的最高吞吐率为3 680Mbps,在内部振荡器频率为200MHz的情况下最高吞吐率为4 896Mbps. 相似文献
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针对当前现场可编程门阵列(FPGA)嵌入式帧检错与纠错(ECC)电路速度低、可扩展性差的不足,设计了一种新型可扩展的高速流水线型帧ECC电路.它充分利用FPGA回读数据的特征,在FPGA回读数据的同时完成单帧数据的ECC校验,不占用额外的存储资源.每一级流水线的延时相对于整个FPGA配置电路的延时而言是非常小的,不会影响到整个FPGA配置电路的速度.实验结果表明,和Xilinx设计的ECC电路相比,本设计的平均最高工作频率是其1.5倍,平均资源占用率仅为其10%.此外,该帧ECC电路具有良好的扩展性,通过调整流水线的级数就能够很好地适应FPGA配置位流结构的改变. 相似文献
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