具有抑制窄带干扰带阻特性的3～10GHz超宽带LNA

为在超宽带(Ultra-wideband,UWB)通信中抑制工作频带内的窄带干扰,提高接收机性能,提出了一个用于超宽带接收机的具有带阻特性的低噪声放大器(low noiseamplifier,LNA)。该放大器利用源简并电感得到实数的输入阻抗,利用输入匹配网络扩展工作带宽,利用具有带阻特性的负载网络得到宽带内的带阻特性。通过建立源简并结构超宽带LNA的电路模型,分析了超宽带LNA的放大器晶体管尺寸与功耗、增益、噪声系数之间的关系,提出了放大器晶体管尺寸的设计方法,同时给出了输入匹配网络和负载网络的电路结构和设计方法。基于SMIC 0.18μm CMOS工艺的仿真表明,通过该方法设计的LNA,其通带和阻带性都能符合设计指标要求。     

A New Implementation of the Post-Stage Tasks of Motion Estimation Using SIMD Architecture

IntroductionThe MPEG2 [1] video compression standard is oneof the key technologies for applications such asdigital broadcasting,storage media,etc.Recently,some single chip video encoders havebeen developed for the MPEG2 standard. Thedevelopment of hardware architecture suitable forsystem integration is the key to single chipimplementation.Motion estimation/compensation is the keypart of a single MPEG2 video encoder chip. It hasa great impact on the chip size,the powerdissipation,and the …     

Efficient and Low-Latency Systolic Array Architecture for Full Searches in Block-Matching Motion Estimation

IntroductionEmerging applications such as interactive videocommunication,digital broadcasting,and digitalstorage media require video compression.Thecomputational complexity requires hardware forreal time processing.A central component of video compression isthe motion estimation unit,which exploits thetemporal redundancy of a video sequence.Block-matching,the most popular motion estimationmethod,searches for a motion vector thatminimizes the distortion error between amacroblock of a frame to b…     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

单通道通讯模式异步流水线控制器

为了实现异步电路在实际应用中的低功耗、高性能特性,提出了一种基于单通道通讯协议的高速异步流水线控制单元和一种使用Muller C单元的高鲁棒性的QDI(quasidelay insensitive)异步流水线控制单元。第1种异步流水线控制单元采用独立的正反向响应电路,使得比近期提出的超高速异步流水线控制单元GasP电路的正向响应减小了50%的信号翻转。该电路使用TSMC 0.25μm CMOS工艺实现,HSPICE模拟结果表明与GasP电路相比正向响应时间减少38.1%,可以工作在2.2 GHz;第2种控制器与流行的QDI异步控制器STFB(single-track full-buffer)电路相比,以较少的面积代价,实现了时序验证上的极大简化。     

采用自举技术的不完全绝热电路

为了大规模集成电路的低能耗应用,提出了一种不完全绝热电路——自举能量回收逻辑电路(bootstrapenergyrecoverylogic,BERL)。该电路采用二相无交叠功率时钟。由于采用自举技术,使负载的冲放电过程不会产生非绝热损失,并且输出开关的导通电阻变小,使绝热损失降低。为了比较BERL电路与静态CMOS电路及PAL-2n绝热电路的能耗,设计了反相器链电路。Hspice软件仿真结果表明,BERL电路的工作频率可以超过400MHz。在10～100MHz下,BERL能耗只有静态CMOS电路的25%～33%。相对于PAL-2n电路,BERL也有较低的能耗。在200MHz下,BERL能耗只有PAL-2n的50%。负载越重,BERL电路的低能耗优势越明显。     

基于电热模拟的电迁移可靠性诊断及时钟完整性分析

为诊断大规模集成电路设计过程中电迁移可靠性及分析时钟信号完整性,开发一种用于集成电路片上时钟信号模拟软件Etsim3。该模拟软件考虑了集成电路自热效应,通过电热耦合模拟以及金属连线温度分布解析模型获得更准确的集成电路芯片表面以及各金属连线网络上的温度分布。模拟结果表明,考虑集成电路自热效应前后,电迁移诊断以及时钟信号完整性分析结果都有了较大程度上的改变,Etsim3可以得到更为精确的分析以及诊断结果。     

嵌入式RSA加解密处理器

RSA加密是一个运算密集的过程 ,为了 CPU能实时进行处理 ,设计了一种嵌入式 RSA处理器 ,它可以在外部微处理器的控制下完成 RSA加解密运算。设计中采用了适合硬件实现的 CIOS方法 ,在保持硬件规模较小的同时加速模乘运算速度。在设计中还采用了窗口法减少模幂运算过程中所需进行的模乘运算次数 ,大大提高了处理速度。在电路的控制逻辑中 ,采取了流水线操作 ,进一步提高了处理速度。在 2 0 MHz的时钟频率下 ,该处理器完成 10 2 4bit的模幂运算最多只需 16 0 ms。电路规模约为 2 6 0 0 0等效逻辑门 ,适合用于各种嵌入式系统中     

嵌入式闪存适用的新型低压高效率电荷泵电路

随着片上系统(SoC)电源电压的降低,嵌入式快闪存储器内部电荷泵电路的电压增益不断下降.为提高低电源电压下电荷泵电路的效率,提出了一个基于两路互补结构的高效率电荷泵电路,并设计了栅压提高电路与衬底调节电路,二者的共同作用可以有效地减少传输电压的损失,提高电荷泵电路的电压增益.模拟结果表明:当电源电压为1.5V时,相比于...