0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

低温度系数高电源抑制比带隙基准源的设计

基于SMIC 0.18 μm CMOS工艺,设计了一种适用于数模或模数转换等模数混合电路的低温度系数、高电源抑制比的带隙基准电压源.针对传统带隙基准源工作电压的限制,设计采用电流模结构使之可工作于低电源电压,且输出基准电压可调;采用共源共栅结构(cascode)作电流源,提高电路的电源抑制比(PSRR);采用了具有高增益高输出摆幅的常见的两级运放.Cadence仿真结果表明:在1.8V电源电压下,输出基准电压约为534 mV,温度在-25～100℃范围内变化时,温度系数为4.8 ppm/℃,低频电源抑制比为-84 dB,在1.6～2.0 V电源电压变化范围内,电压调整率为0.15 mV/V.     

一种基于集总参数的心血管系统仿真模型及心音产生机理

基于流体力学与电气网络的相关基础理论,建立一种基于集总参数的心血管系统仿真模型.该心血管系统仿真模型分为三个子模型:体循环子模型、肺循环子模型及心脏子模型.重点分析了体循环子模型和心脏子模型,给出收缩压、舒张压、射血分数等血流参数和仿真波形图,并对心音产生机理进行了分析.然后在此基础上进行扩展,增加了肺循环、血管、耦合壁等,使其形成一个闭合的循环回路,构成了心血管系统仿真模型.利用状态变量分析法建立该模型的数学表达式,并进行模拟仿真,得出心室心房血容量、心房心室压力、动脉血流量等仿真结果,该结果符合健康心脏的生理状况,并且利用该模型仿真了高血压病态和心衰病态状况,仿真结果与临床表现基本一致,表明本文提出的心血管系统仿真模型具有实际的可行性.     

用于UHF RFID零中频接收机的混频器设计

基于SMIC 0.18.μm CMOS工艺,设计了一种应用于超高频(UHF)射频识别(RFID)系统零中频接收机的混频器.在对传统吉尔伯特混频器的噪声指标进行深刻分析的基础上,采用动态电流注入技术,设计出了一种低噪声、高线性度的混频器.动态注入电路有选择地向跨导级注入适当电流,大大抑制了开关管中的闪烁噪声,从而提高了混频器的整体噪声性能,同时又不影响混频器的线性度.在1.8V电源电压下,仿真显示,该混频器取得11.3dB的噪声系数、-5.58 dBm的输入l dB压缩点、26.04 dB的转换增益.芯片仅消耗7.2 mW功耗,占用404 μm*506 μm芯片面积.     

SOI RESURF器件高压互连线效应的二维解析模型

高压互连线效应是影响集成功率器件性能的重要因素之一.首先提出一个高压互连线效应对SOI横向高压器件的漂移区电势和电场分布影响的二维解析模型,进而得到漂移区在不完全耗尽和完全耗尽情况下的器件击穿电压解析表达式,而后利用所建立的模型,研究器件结构参数对击穿特性的影响规律,定量揭示在高压互连线作用下器件击穿多生在阳极PN结的物理本质,指出通过优化场氧厚度可以弱化高压互连线对器件击穿的负面影响,并给出用于指导设计的理论公式.模型的正确性通过半导体二维器件仿真软件MEDICI进行了验证.     

高性能非平面沟道场效应晶体管

半导体器件的高速化、集成化要求其特征尺寸不断缩小,不可避免地导致短沟道效应,从而使得器件性能退化。提出了一种非平面沟道晶体管,利用二维半导体器件仿真软件SILVACO对其阈值电压退化、亚阈值特性和衬底电流进行了研究,并通过能带图、电势分布图和电场分布图探讨了其物理机理。研究表明非平面沟道晶体管可以很好地抑制阈值电压退化,改善器件的亚阈值特性,降低漏电流和衬底电流,提高击穿电压,从而抑制短沟道效应,提高器件的可靠性。     

双模式控制的防失真D类音频功率放大器

设计了一款具有双模式控制、防失真功能、超低EMI、无需滤波器、5W高效率的单声道D类音频功率放大器.通过检测输出信号的失真来动态调整系统增益可实现独特的防失真功能,可以通过硬件或者软件设置使该放大器工作在防失真模式或者普通模式.电路采用CSMC的0.35 um的CMOS工艺实现,在输入信号为O～1.2V的范围内,输出信号能够保持良好的波形形状.可应用于各种便携式电子设备,如手机、平板电脑和便携式电视机等.     

应用于全数字锁相环的时间数字转换器设计

采用标准0.18 μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路（TDC）.针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围.该设计完成了RTL级建模、仿真、综合及布局布线等整个流程.仿真结果表明,该TDC电路工作正常,在1.8V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255 μm×265 μm.     

考虑到纵向掺杂分布影响的SOI功率器件完全耐压模型

首先将任意纵向掺杂的漂移区等效为均匀掺杂的漂移区,然后基于二维泊松方程获得了SOI功率器件在全耗尽和不全耗尽情况下表面电场和击穿电压的完整解析表达式.借助此模型对漂移区纵向均匀掺杂、高斯掺杂、线性掺杂和二阶掺杂SOI二极管的表面场势分布和击穿电压进行了研究,解析结果和仿真结果吻合较好,验证了模型的准确性.最后在满足最优表面电场和完全耗尽条件下,得到器件优化的广义RESURF判据.