0．18-μm CMOS千兆以太网并串转换芯片设计

提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 .     

基于0.13 μm CMOS工艺的6.25 Gb/s高速串行数据接收器的设计

基于1.2 V 0.13 μm CMOS工艺, 设计一种数据率为6.25 Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率, 其中: 均衡电路利用一种低功耗小面积的差分有源电感, 使RC负反馈均衡电路的高频增益增加50%; 采样电路为半速时钟驱动2-way交织结构, 同时实现1:2串并转换功能; DEMUX采用树型(tree-type)结构, 并使用一种新的1:2 DEMUX单元, 较传统单元电路节省40%的晶体管数量。HSPICE仿真结果显示, 该接收器在?55~125℃温度范围、各主要工艺角及电源电压波动10%的条件下, 均能正确工作, 核心电路平均功耗为3.6 mW。     

10Gbit/s 0.18μm CMOS1:4分接集成电路

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.     

基于单片机的智能秒表设计

文章介绍了以8051(CMOS低功耗)单片机为核心元件,并配以微功耗LED显示屏和串并行转换芯片及其他低功耗集成芯片,组合成的秒表系统。与普通秒表相比,除了带有计时暂停功能以外,增加了自设初始值的功能。其突出的优点:体积小、场外作业、功耗最低、宜用电池作为电源、硬件结构紧凑、简单和软件设计灵活。     

超高速低功耗4:1复接器设计、封装及测试

采用CSM 0.35 μm CMOS 工艺,设计了低功耗2.5～3.125 Gbit/s 4∶1复接器.该芯片既可以应用于光纤通信系统SDH STM-16(2.5 Gbit/s)速率级别的光发射机,又可以应用于万兆以太网IEEE 802.3ae 10GBASE-X(3.125 Gbit/s)速率级别的通道接口发送器.系统采用树型结构,核心电路由锁存器、选择器、分频器组成,并采用了CMOS逻辑实现.最高工作速率可达3.5 Gbit/s.芯片供电电压3.3 V,核心功耗为25 mW.该芯片采用SOP-16封装.芯片封装后焊接在高速PCB板上进行测试,封装后芯片最高工作速率为2.3 Gbit/s.     

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的 4路分接     

一种低功耗升压电路的研究与设计

目的 为了解决工业生产和日常生活中电池供电的便携式产品的电池使用寿命短、功耗高等问题.方法 采用DC-DC型升压转换电路实现电池低压供电.结果 实验数据表明,利用美信公司DC-DC转换芯片MAX859搭建的升压电路,电池能够在较低电压下正常使用.结论 利用DC-DC升压转换电路,能够有效降低系统功耗,延长电池使用寿命,可以推广应用于众多电池供电的产品中.     

可编程逻辑器件及其在DSP系统中的应用

介绍了PLD(可编程逻辑器件 )的技术特点 ,并针对当前DSP系统中串并转换器选择调试困难的特点 ,提出利用PLD开发DSP系统中高速串行到高速并行的数据转换传输技术 ,以简化电路及程序编制 .使设计透明化 ,简易化 ,并结合实例 ,给出了新型串并转换器的原理图、时序图和设计要点 .     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

基于临界导通模式的功率因数校正芯片设计

针对中等功率电器功率因数校正的需要,设计了一种基于临界导通模式的升压型(boost)功率因数校正芯片.该芯片集成可编程过压保护、可编程限流保护等多种保护电路,内设待机功能和自启动电路,通过电压控制环路和零电流检测电路实现了临界导通模式控制策略,固定升压输出.当负载为轻载时,通过将芯片的ZCD引脚接地,从而令芯片进入待机状态,减小了功率损耗.电路采用0.4μm BCD工艺,芯片面积为1.186 mm×1.172mm.仿真结果表明:输入电流接近正弦波并与输入电压同相位,实现了功率因数校正的目的;在12V供电电压下,芯片静态功耗约为31mW.芯片己经成功流片.     

一种适用于ISFET阵列集成检测系统的读出电路设计

ISFET(Ion Sensitive Field Effect Transistors)是1种可与CMOS工艺兼容的离子敏感场效应晶体管.随着传感器阵列集成度的不断增加,鉴于响应速度、功耗和成本的局限性,单个ISFET的检测电路不适于大规模集成化的检测系统.从集成化的角度出发,在分析多个读出电路的基础上,比较各自的性能特点,得出1种脉冲宽度调节读出电路,在功耗、转换速度和结构方面都有优势,适合于大规模ISFET传感器阵列的数据读取.并应用分立元件对电路性能进行了验证,通过FPGA采集读出电路输出数据,验证其具有良好的稳定性和可行性.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

一种基于开关逻辑结构的低功耗SAR ADC的设计

设计并实现了一款10位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗.仿真结果表明,该模数转换器在Chartered 0.35μm 2P4M工艺下实现了10位精度,转换速率为250 kHz,信噪比大于60 dB,功耗小于2 mW.流片后测试结果显示芯片达到设计指标要求,平均功耗为1.97 mW.     

高性能2.5Gbps PCI Express并串转换电路的设计

并串转换电路作为PCI Express物理层（PHY）发送端的重要模块之一，将来自PCS（Physical coding sublayer）子层的10bit并行数据转换成1bit串行数据．该文提出并实现了一种高性能并串转换电路，采用0．18μm工艺版图实现，反标寄生参数后使用spice进行仿真，仿真结果证明该电路可在1．0GHz～1．5GHz稳定工作，其最高数据传输速度达到3Gbps，完全达到了预期效果．     

应用于FPGA芯片时钟管理的锁相环设计实现

设计了一种嵌入于FPGA芯片的锁相环,实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出功能,满足对于FPGA芯片时钟管理的要求.锁相环采用了自偏置结构,拓展了锁相环的工作范围,缩短了锁定时间,其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定,有效地减小了工艺、电压、温度等对电路的影响.锁相环采用0.18μm CMOS数字工艺,嵌入复旦大学自主研发的FPGA芯片FDP-Ⅱ,经过流片验证,实现了工作频率范围10~600 MHz,整体电路功耗仅为29 mW,锁定时间小于4μs,峰峰值抖动小于±145 ps.     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.