| 应用于FPGA芯片时钟管理的锁相环设计实现 |
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| 引用本文： | 宋佳,来金梅,王元,郑国祥,曾韡.应用于FPGA芯片时钟管理的锁相环设计实现[J].复旦学报(自然科学版),2011(4). |
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| 作者姓名： | 宋佳 来金梅 王元 郑国祥 曾韡 |
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| 作者单位： | 复旦大学材料科学系;复旦大学专用集成电路与系统国家重点实验室; |
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| 基金项目： | 国家自然科学基金(60876015)资助项目 |
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| 摘 要： | 设计了一种嵌入于FPGA芯片的锁相环,实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出功能,满足对于FPGA芯片时钟管理的要求.锁相环采用了自偏置结构,拓展了锁相环的工作范围,缩短了锁定时间,其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定,有效地减小了工艺、电压、温度等对电路的影响.锁相环采用0.18μm CMOS数字工艺,嵌入复旦大学自主研发的FPGA芯片FDP-Ⅱ,经过流片验证,实现了工作频率范围10~600 MHz,整体电路功耗仅为29 mW,锁定时间小于4μs,峰峰值抖动小于±145 ps.
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| 关 键 词： | 现场可编程门阵列 自偏置技术 锁相环 时钟管理 |
Design of PLL for Clock Management in FPGA |
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| SONG Jia,LAI Jin-mei,WANG Yuan,ZHENG Guo-xiang,ZENG Wei.Design of PLL for Clock Management in FPGA[J].Journal of Fudan University(Natural Science),2011(4). |
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| Authors: | SONG Jia LAI Jin-mei WANG Yuan ZHENG Guo-xiang ZENG Wei |
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| Institution: | SONG Jia1,LAI Jin-mei2,WANG Yuan2,ZHENG Guo-xiang1,ZENG Wei1(1.Department of Materials Science,Fudan University,Shanghai 200433,China,2.State Key Laboratory of ASIC and System,Shanghai 201203,China) |
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| Abstract: | |
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| Keywords: | FPGA self-biased technique phase locked loop clock management |
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