基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

基于声弹性效应的钢轨应力检测方法

针对超声波声速随钢轨应力变化而改变的特征,采用测量时间差的方法获得速度信息,设计开发了基于FPGA和USB接口的超声波传播时间精确测量系统.通过巴特沃斯低通运算去除信号中的噪声,基于互相关算法得到了超声波的传播时间差,并通过三次样条插值方法提高了时间差的测量分辨率.基于钢轨拉压实验平台,测量了不同应力状态下超声波在钢轨中的传播时间,获得了超声波在钢轨中的声弹性常数.实验表明:在钢轨中超声波的传播速度随应力的改变成线性变化,通过测量钢轨中超声波的传播速度,结合温度补偿算法,可实现钢轨应力的实时在线监测.     

基于小波变换系数去冗余的图像无损压缩方法

本文对基于DPCM与整数小波相结合的算法在无损图像压缩中的应用进行了深入研究.研究表明,分块图像数据经过整数小波变换后仍存在冗余,对这些冗余的数据进行分析,可通过DPCM编码,对变换后的数据做进一步的压缩.由于5/3整数小波变换的特性,其冗余信息主要分布在水平、垂直和对角线的方向.因此,本文在大量实验数据的基础上,提出了一种按照冗余信息的分布规律,构造出预测模板,再对变换后的不同的子带系数选择相应的、开销最小的模板进行残差系数冗余信息去除的方法.实验结果表明,所提出方法的残差系数的平均码长比原始图像的平均码长减小了2.61,总压缩率比JPEG 2000压缩率平均提升了4.63%,相比原始图像直接进行DPCM编码压缩率平均提升了6.16%,同时因其算法简单,非常适合于硬件FPGA上的实现.     

信道脉冲响应估计和FPGA仿真

WCDMA是一个成熟的3G网络,其下行链路中的公共导频信道为信道脉冲响应的估计提供了一个有效的方法.使用USRP采集中国联通基站发射的WCDMA信号并进行处理,处理流程可概括为:先对接收信号进行滤波和降采样预处理,接着提出WCDMA小区搜索的快速算法并完成,然后检测USRP晶振的频偏,最后补偿频偏并估计信道的脉冲响应.上述整个过程先用MATLAB进行算法描述,再用FPGA仿真.在仿真过程中,多处引入流水线技术,并综合运用知识产权核复用技术,在32 MHz时钟频率下,FPGA的仿真时间为80.861 ms.仿真结果表明,FPGA能够用较少的硬件资源快速准确地估计信道脉冲响应.     

基于LabVIEW的潜油电泵数据采集系统

应用LabVIEW虚拟仪器现场可编程门阵列(FPGA)对潜油电泵的电压、电流参量进行实时数据采集,通过上位机对采样数据进行分析处理,得到潜油电泵的视在功率、有功功率、无功功率和功率因数,并与电能质量检测仪检测数据进行对照。系统硬件采用NI sbRIO-9606和NI9683夹层板配合使用,突破了传统的依靠DAQ助手的硬件采集,基于现场可编程门阵列(FPGA)的数据采集系统,由软件构成采集功能芯片,可控性强,准确性高,应用性好。实验表明,该系统在误差允许范围内能够对数据进行准确采集。     

基于FPGA的多接口路由系统设计与实现

在异构设备采集数据的过程中,为解决多种接口之间数据传输与交互的问题,设计了一种基于FPGA的多接口路由系统。给出了该系统的总体设计方案,针对不同端口间地址不匹配的问题,提出了一种基于虚拟IP地址分配方法的路由算法,并对其进行了仿真,最后在FPGA上实现了该算法。实验结果表明该系统具有不同接口之间数据路由寻址功能,能够满足不同应用场景、带有多种接口设备数据采集与传输的功能需求。     

PDH标准的E3次群测试序列发生器的FPGA设计

为了提高PDH标准下E3次群信号通信设备的可靠性及功能的多样性,设计了一种基于FPGA器件的测试序列发生器系统。在整个设计过程中,完成了测试系统各个功能模块的设计与硬件实现,其中主要包括系统控制模块、PRBS生成模块、误码生成模块和HDB3码转换模块。利用Quartus II软件内嵌的Signal Tap II Logic Analyzer对序列发生器进行了实时的测试,结果比较准确,能够完成测试所需的基本工作任务,因此该测试系统的设计具有一定的实用价值。     

基于VME总线的高精度温度测量板卡FPGA设计

在现代大型环境控制系统中,高精度温度测量是实施精确控制的前提。而高精度温度测量单元也对本身的控制提出了较高的要求。本文给出了一种利用FPGA来实现测量板卡整个工作流程和VME总线接口的控制方式,与传统采用微控器相比,此控制方案具有设计性能更优、设计思路更清晰、周期短、成本低等优点。     

用于卫星载荷数据传输总线的终端IP核设计

根据通信卫星有效载荷数据传输总线协议及其工作原理，提出了一种总线终端IP（intellectual property）核的设计及验证方法，该IP核由总线接口模块、时钟分频模块、协议处理模块、数据采集模块等组成，其设计和研制具有自主知识产权。该IP核完成了模块仿真验证、芯片系统仿真验证和FPGA（field programmable gate array）验证并已流片成功，验证结果表明：该IP核设计功能全面、资源占用少、可靠性高，可应用于通信卫星地检验证设备或者直接应用于卫星有效载荷设备中，支持通信卫星有效载荷数据传输总线的测试。     

基于FPGA的DDR2 SDRAM数据存储研究

DDR2 SDRAM具有存取速度快,容量大等特点,它在内存、显存及数据暂存方面有着广泛的应用。本文基于Xilinx Virtex5 Fx70TFPGA对DDR2 SDRAM数据存取做了较为详细的探讨,希望对相关设计人员有一定的参考价值。