面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

PLDPC码的相关信源联合译码系统设计与分析

为了在保证纠错性能的情况下提高相关信源联合译码(joint decoding of correlated sources,JDCS)系统的可实现性,将具有结构化特性、易于实现的原模图LDPC(protograph-based LDPC,PLDPC)码引入JDCS系统.针对传统基于原模图的外部信息转移(protograp...     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

基于HMM信源估计和LDPC的联合信源信道译码

在信源信道联合编译码中,利用信源冗余控制信道译码是一个关键的技术.利用Baum-Welch重估算法获取隐马尔可夫信源中的残留冗余,将其作为外信息提供给LDPC进行迭代译码.仿真结果验证了这一方法可以提高LDPC码的纠错性能.加快迭代收敛速度.     

基于QC-LDPC码的联合信源信道编码研究

基于欧式几何构造的准循环LDPC码(quasi-cyclic LDPC,QC-LDPC)应用于联合信源信道编码(joint source and channel coding,JSCC)系统中,由于JSCC系统中信源码和信道码存在特殊的边连接关系,致使满足信源码字和信道码字之间特殊连接关系的QC-LDPC码字比较少,但至少QC-LDPC码可以用来作为JSCC系统中的信道码.仿真结果表明,双QC-LDPC码的JSCC系统纠错性能相比双随机LDPC码的JSCC系统有明显的改善,同时前者的译码迭代次数明显少于后者,从而提升了译码效率.仅使用QC-LDPC码作为信道码的JSCC系统也比双随机LDPC码的JSCC系统有更好的性能,且其迭代次数也更少.     

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

基于CMMB标准的LDPC译码仿真

在对LDPC码现有理论研究基础上,阐述了LLR—SPA译码算法的推导,并通过仿真实验,得到了CMMB标准下LLR—SPA译码算法的误码率曲线图。     

LDPC码在二进制对称信道下的性能分析

低密度校验码(LDPC)是一类线性分组纠错码,和积传递算法是LDPC码迭代译码算法中的常用算法.在此基础上研究了二进制对称信道(BSC)下LDPC码的消息传递迭代译码算法,对其误码特性进行了仿真,并用密度进化方法仿真了校验节点、变量节点的概率密度在迭代过程中的收敛情况.结果表明在给定的信道门限下LDPC码具有良好的纠错性能.     

基于二进制序列分解的低密度校验码

提出了利用分解二进制序列构造的非正则低密度校验码的新颖简单的方法.仿真结果表明这种方法构造的低密度校验码在高斯白噪声信道BPSK调制下的迭代译码性能很好,并且在没有环长度为4的情况下具有较好的码重分布特性.     

基于修正最小和的简化差分域LDPC译码算法

在深刻分析差分域LDPC译码算法的基础上,提出了基于修正最小和的简化差分域LDPC译码算法。仿真结果表明,在加性高斯白噪声信道环境下,BPSK调制时,提出的译码算法在极大地降低计算复杂度的情况下,性能明显优于对数域的最小和算法并且相比对数域置信算法和差分域译码算法几乎没有性能损失。     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

面向5G新空口技术的LDPC码标准化研究进展

第5代移动通信系统(5th generation mobile communication system,5G)业务需求的多样性以及各业务场景的典型特性给新空口(new radio,NR)的信道编码技术带来困难及挑战,信道编码方案成为通信业界及学术界的重要研究课题之一。因具备优越性能,低密度奇偶校验(low-density parity-check, LDPC)码被确定为5G增强移动宽带(enhanced mobile broadband, eMBB)场景数据信道编码方案。在对5G及LDPC码进行概述的基础上,阐述了包括码设计、译码算法、速率匹配和性能评估在内的面向NR的LDPC码标准化工作研究内容。此外,对近年来第3代合作伙伴计划(3rd generation partnership project, 3GPP)各成员机构在无线接入网层一(radio access network layer 1, RAN1)标准化工作组历次会议中提出的LDPC码编码方案进行分析和对比,并在此基础上对LDPC码标准化相关工作进行总结。     

利用语音残留冗余的LDPC译码算法

为实现压缩语音在有多径衰落和多用户干扰的无线信道中的可靠传输,提出利用语音码流残留冗余的低密度奇偶校验码(LDPC)译码算法。因信源统计规律的时变性及信源编码复杂度和延时的限制,语音编码输出码流中还存在残留冗余,在信道译码时利用这些冗余可有效增强LDPC迭代译码的纠错能力。仿真结果表明:通过利用语音码流中的残留冗余,能有效提高LDPC码的纠错性能,减少平均迭代次数,明显降低译码运算量,改善合成语音质量。特别在信噪比较低时,效果更加显著,平均迭代译码次数下降30%~50%,合成语音平均谱失真下降0.3~0.8 dB。