基于DSP Builder的FIR数字滤波器设计与仿真

在比较FIR数字滤波器主要实现方法的基础上,提出了一种基于Altera DSPBuilder的高效设计方法。按照DSP Builder的设计流程,借助Simulink库和DSP Builder工具箱的图形模块,设计了一个8阶FIR低通滤波器模型,并完成了模型的仿真与验证。仿真实验结果表明:该方法简单易行,操作方便,极大地缩短了滤波器的开发周期,设计的FIR低通滤波器达到了系统的技术指标。该方法可以较好地应用于数字信号处理算法的实现。     

基于ARM处理器的数字化远程图像监控系统

提出了一种数字化远程图像监控系统方案,并使用ARM处理器和FPGA技术给出了硬件的参考设计,在设计的基础上可以开发出可实际应用的基于公共电话网的窄带系统的低成本高质量远程图像监控系统,特别适用于低分辨率、低成本、长距离的监控应用。     

基于电磁超声的轮对踏面缺陷在线检测装置

为了提高我国当前列车轮对的检测效率,设计了一种基于电磁超声的列车轮对踏面缺陷在线检测装置。该装置将电磁超声检测技术与FPGA应用技术相结合,实现了电磁超声信号发射/接收、数据采集、电磁超声微弱信号检测以及存储显示等,充分发挥了FPGA在运算速度和设计灵活性上的优势。实验表明,本装置具有较高的检测精度和检测效率,可实现轮对踏面精确在线检测。     

Implement of FLEX and POCSAG pager testing system

The synthesized signal testing equipment is widely used in the field of wireless communication. A new design method of FLEX and POCSAG page testing instrument is introduced, which is based on MCU encoder, FPGA control and digital RF. The technology of DDS and PLL is also presented. Biography: LUO Kun (1975-), male, Master candidate.     

基于FPGA的硬盘数据恢复仪的实现

本文针对硬盘发生故障导致数据丢失的情况,采用FPGA设计了硬盘数据恢复仪,它能够根据用户输入的文件名自动查找到该文件,并且通过异步FIFO和DMA传输到备份硬盘上,实现故障硬盘的数据快速恢复。     

基于Multisim 10.0与FPGA的血型配对指示电路的设计与仿真

介绍了实现血型配对指示器电路的两种方法,并分别通过软件仿真和硬件实现的方式,突出了两种方法在电路设计方面的实用性,了解Multisim10.0和FPGA各自在电路设计中的设计思路与步骤.     

FPGA多通道视皮层刺激器

设计了一款用于视皮层视觉修复的基于FPGA的多通道视皮层刺激器。该刺激器由FPGA和外围电压/电流转换电路两部分组成。FPGA内部包括刺激脉冲发生器和多个多路选择器:刺激脉冲发生器产生各种形式的脉冲序列信号;多路选择器作为控制端实现对信号的选择,每一通道对应一个多路选择器,增加多路选择器即可实现通道的增加。FPGA输出的电压信号通过外围电压/电流转换电路,转换为电流信号后传入电极阵列。采用Altera公司Cyclone系列EP1C6型FPGA制作了四通道实验样机进行动物实验。采用猫作为实验对象,在猫的视皮层硬脑膜外左右两侧植入微电极,左侧接入刺激信号,右侧记录脑电,实验结果显示,视皮层能够响应来自对硬脑膜的电刺激,验证了所设计的刺激器是可行的。     

基于FPGA的实时整数霍夫变换

为了解决霍夫变换计算量大、难以实时实现及峰值检测不准确的问题,提出一种适合在FPGA上实现的基于两阶段快速搜索算法的改进整数霍夫变换,并将其在FPGA中实现。首先,设计了一种基于该改进霍夫变换算法的流水线结构,能够在单个时钟周期内完成霍夫空间的参数计算和累加;接着,设定3个参数阈值,以寻找霍夫子空间中的局部极值;最后,确定全局极值,实现直线参数的提取。采用实际图像在FPGA中进行实验验证,结果表明提出的算法占用硬件资源较少,其准确率达到93%以上。     

基于FPGA的数字幅频均衡器的设计

本系统利用FFT快速傅里叶变换技术,完成20Hz～20kHz信号从时域到频域的变换.系统采用FPGA＋MSP430单片机的双核协同工作方式;其中,FPGA作为核心处理器完成FFT快速傅里叶变换,包括各个频点的峰值取样及幅频均衡和处理后的信号重建;而超低功耗单片机MSP430作为协处理器提供友好的人机显示界面,两个处理器能够相互结合工作,各发挥其优点,因此较出色地完成了数字幅频均衡功能.经调试并实测,效果良好.     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。