USB2.0工业CT高速数据传输系统实现

为解决传统的工业CT数据传输系统通常采用ISA和PCI总线,存在着价格昂贵、可扩展性差、传输速度低、安装不方便和布线复杂,在某些场合已不能满足科研和生产的实际需求等问题.提出了一套基于USB2.0工业CT的的高速数据传输系统模型,该系统采用FPGA芯片作为系统的核心,控制与USB接口芯片进行数据交换.同时,从数据传输可靠、高速、稳定的性能出发提出了整体硬件设计方案.实验结果表明,该方法提高了系统数据传输的稳定性,可靠性.满足实际工业CT传输需要.     

二维网格互连通信的IP核研究以及实现

该文首先提出二维网格互连通信的路由算法——DRUL（Down Right Up Left）,并证明该算法是免死锁的.接着提出二维网格互连通信的实现协议,利用硬件描述语言Verilog HDL在FPGA上实现了该算法以及通信协议.逻辑仿真以及理论分析表明该IP 核适合二维网格通信.     

软错误缓解动态部分可重构的抗单粒子方案

随着基于静态随机存储器(static random-access memory,SRAM)型现场可编程门阵列(field programmable gate array,FPGA)广泛应用于航空航天领域,太空辐照环境下FPGA产生单粒子翻转(single event upset, SEU)问题的概率日益提高,从而导致FPGA出现单粒子闩锁现象引起功能紊乱。针对该问题,基于SRAM型FPGA的架构诱发SEU机理分析,对传统三模冗余(triple module redundancy, TMR)的方案进行改进,设计一种逻辑上采用TMR进行备份、系统上采用软错误算法缓解执行,同时采用局部纠错和动态可重构的方法进行抑制的方案。皮秒激光注入试验结果显示,采用所提供方案的FPGA较传统方案试验电流平稳,验证了该方案可以有效对SEU进行抑制。     

基于FPGA+DSP的北斗信号快速捕获算法设计与实现

为了解决北斗卫星接收机中传统并行频率捕获算法傅里叶变换需要处理的数据量大而影响卫星信号捕获速度的问题,提出了一种基于相干降采样的北斗信号快速捕获算法。利用FPGA+DSP（高速数字信号处理器+现场可编程逻辑门阵列）,在传统的并行频率捕获算法中加入相干降采样模块,当信号进行载波剥离和伪码剥离后,通过降低采样频率的方式减小傅里叶变换需要处理的数据量,再对卫星信号进行三维搜索。结果表明,理论上所提算法计算量减少了80%以上,对实际北斗信号进行捕获时,平均每颗星的捕获时间为9.95 ms,内存资源消耗相比于传统并行频率捕获算法减少了42%。因此,新算法能在节约资源的同时有效提高捕获速度,可为进一步提高软件接收机的捕获性能提供参考。     

基于FPGA的SATA主机端控制器链路层发送模块设计

计算机系统中SATA(serial advanced technology attachment)主机端控制器采用专用总线转换芯片和软件控制方式.为使得以FPGA(field-programmable gate array)为控制核心的电子系统可以直接使用SATA3.0硬盘作为数据存储介质,借鉴ATA1-7、SATA1.0、SATA2.0、SATA3.0等相关协议,提出了一种基于FPGA的SATA3.0主机端控制器的链路层发送功能模块的设计与实现方法,成功实现了数据在发送过程中的校验、加扰以及流量控制等相关功能.仿真结果表明:本控制器数据处理速度可达600 MB/s,验证了设计的正确性.     

基于FPGA的光OFDM系统中实时色散均衡研究

 提出一种基于现场可编程门阵列（FPGA）的光正交频分复用（OFDM）系统的实时色散均衡方法,根据色散均衡的原理,搭建了OFDM-PON系统色散均衡的仿真平台。研究结果表明,基于FPGA的色散均衡模块可以有效地补偿色散损伤,在不同的传输距离范围内光信噪比（OSNR）性能提高了0.5～1 dB,同时能够满足信号处理系统的实时性需求。     

一种用于FPGA的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法.提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转.如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能.运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能.     

千兆以太网中的8B/10B编解码的CPLD实现技术

介绍了千兆以太网物理子层的8B/10B编解码器的原理和CPLD的实现.研究结果表明,工作在较低速率的基于Lattice isplsi 1032E的CPLD编码和解码器验证了现有最新的高速可编程逻辑器件(CPLD和FPGA)可在千兆以太网中以125Mbps的速率实现8B/10B并行编码和解码.     

彩色42吋等离子体显示器存贮控制电路的实现研究

从等离子体发光原理出发，介绍了等离子体显示屏的基本原理，应用寻址/显示分离技术，提出了基于现场可编程门阵列的电路实现方法.     

FPGA在出租车记费器上的研究与设计

介绍了基于FPGA的出租车记费器系统组成,并详细介绍了各个模块的程序实现。