| 千兆以太网中的8B/10B编解码的CPLD实现技术 |
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| 引用本文： | 敬伟,周正欧.千兆以太网中的8B/10B编解码的CPLD实现技术[J].系统工程与电子技术,2001,23(12):30-34. |
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| 作者姓名： | 敬伟 周正欧 |
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| 作者单位： | 电子科技大学电子工程学院, |
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| 摘 要： | 介绍了千兆以太网物理子层的8B/10B编解码器的原理和CPLD的实现.研究结果表明,工作在较低速率的基于Lattice isplsi 1032E的CPLD编码和解码器验证了现有最新的高速可编程逻辑器件(CPLD和FPGA)可在千兆以太网中以125Mbps的速率实现8B/10B并行编码和解码.
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| 关 键 词： | 千兆以太网 块编码 复杂可编程逻辑器件 现场可编程门阵列 |
| 文章编号： | 1001-506X(2001)12-0030-05 |
| 修稿时间： | 2000年11月8日 |
CPLD Implementation of 8B/10B Encoder/Decoder for Gigabit Ethernet |
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| JING Wei,ZHOU Zheng-ou.CPLD Implementation of 8B/10B Encoder/Decoder for Gigabit Ethernet[J].System Engineering and Electronics,2001,23(12):30-34. |
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| Authors: | JING Wei ZHOU Zheng-ou |
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| Abstract: | This paper describes the principle and the CPLD implementation of 8B/10B encoder/decoder for the physical coding sublayer of gigabit ethernet, the research results that the 8B/10B encoder/decoder based on Lattice isplsi 1032E CPLD work at a lower speed rate verify that the current most advanced high-speed programmable device(including CPLD and FPGA) can do 8B/10B collateral encoding/decoding in gigabit ethernet at the 125Mbps high-speed rate. |
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| Keywords: | Gigabit ethernet Block coding CPLD FPGA |
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