| 基于0.13μm CMOS工艺的6.25 Gb/s高速串行数据接收器的设计 |
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| 引用本文： | 李路,王子男,盖伟新.基于0.13μm CMOS工艺的6.25 Gb/s高速串行数据接收器的设计[J].北京大学学报(自然科学版),2014,50(4):617-622. |
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| 作者姓名： | 李路 王子男 盖伟新 |
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| 作者单位： | 北京大学信息科学技术学院微纳电子学系,北京,100871;北京大学信息科学技术学院微纳电子学系,北京,100871;北京大学信息科学技术学院微纳电子学系,北京,100871 |
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| 基金项目： | 国家自然科学基金(61376035);高等学校博士学科点专项科研基金(20130001110005)资助 |
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| 摘 要： | 基于1.2 V 0.13μm CMOS工艺,设计一种数据率为6.25 Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率,其中:均衡电路利用一种低功耗小面积的差分有源电感,使RC负反馈均衡电路的高频增益增加50%;采样电路为半速时钟驱动2-way交织结构,同时实现1:2串并转换功能;DEMUX采用树型(tree-type)结构,并使用一种新的1:2 DEMUX单元,较传统单元电路节省40%的晶体管数量。HSPICE仿真结果显示,该接收器在–55~125℃温度范围、各主要工艺角及电源电压波动10%的条件下,均能正确工作,核心电路平均功耗为3.6 mW。
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| 关 键 词： | 串行接收器 均衡器 串并转换器 |
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