具有自适应电感共享策略的压电能量收集电路设计与实现

针对以电池为能量供给的传感设备必然存在因电池寿命的限制或自身电能的逐渐耗尽而造成的失效问题，提出了一种具有自适应电感共享策略的压电振动能量收集电路，通过将环境中的机械振动能量最大化地转换为电能并供给传感设备使用，可实现传感设备的无电池自获能供电，并大幅延长传感设备的使用寿命。该能量收集电路在原有并联电感的同步开关收集电路结构和buck-boost功率级拓扑的阻抗匹配变换器结构基础上，通过建立“先到先得”的自适应电感共享策略，避免了仲裁器的使用，大幅简化了电路设计，并实现了仅需单一电感的压电振动能量收集系统，提升了系统的集成度。此外，对电感共享造成的竞争给出了详细分析，并在此基础上进一步优化了整体电路，实现了最大功率点追踪算法。采用标准180 nm CMOS工艺，完成了压电能量收集电路的设计工作。仿真结果表明：bias-flip整流器在2 V和3 V开路电压激励下，输出功率分别达到了55.01μW和111.59μW,较传统全桥整流器，分别实现了6.40倍和4.48倍的输出功率提升；引入电感共享策略后，变换器的最大输出功率可达110.04μW,相比于非电感共享策略，电感共享策略下变换器峰值...     

一种基于FPGA的卷积神经网络协处理器设计

针对大数据时代下深层次大规模深度学习网络模型在预测中对运算资源和访存带宽需求指数的增长,以及业界传统CPU+GPU解决方案难以应用于日益普遍的移动嵌入式应用场景等问题,提出了一个基于FPGA可编程逻辑器件的卷积神经网络协处理器异构加速设计方案。该方案采用通用模型设计思想,具有可编程性,并且能够兼容多种网路模型从而实现硬件加速;方案具有可扩展性,可在硬件资源允许的范围内进行多核扩展以获得性能翻倍提升。利用硬件的并行性,数据的复用性设计的卷积运算模块提高了硬件资源利用率及运算效率;合理配置的多级缓存结构降低了协处理器对外部存储器读写频率和带宽的占用率,提升了模块内部的通信效能。在XILINX VC707评估板的上板进行实验,结果表明,MNIST测试集的准确率高达99%,CIFAR10可实现80%,运算峰值能力为55.11 GFLOPS,综合性能约两倍于Intel Xeno E5-2640 V4服务器通用处理器,达到同期FPGA解决方案的主流水平。     

一种基于可编程逻辑器件的卷积神经网络协处理器设计

针对大数据时代下深层次大规模深度学习网络模型在预测中对运算资源和访存带宽需求指数的增长,以及业界传统CPU+GPU解决方案难以应用于日益普遍的移动嵌入式应用场景等问题,提出了一个基于可编程逻辑器件(FPGA)的卷积神经网络协处理器异构加速设计方案。该方案采用通用模型设计思想,具有可编程性,并且能够兼容多种网路模型从而实现硬件加速;方案具有可扩展性,可在硬件资源允许的范围内进行多核扩展以获得性能翻倍提升。利用硬件的并行性,数据的复用性设计的卷积运算模块提高了硬件资源利用率及运算效率;合理配置的多级缓存结构降低了协处理器对外部存储器读写频率和带宽的占用率,提升了模块内部的通信效能。在XILINX VC707评估板的上板进行实验,结果表明,MNIST-LeNet测试集的准确率高达99%,CIFAR-10可实现80%,浮点运算速度为5.511×1010 s-1,综合性能约两倍于Intel Xeno E5-2640V4服务器通用处理器,达到同期FPGA解决方案的主流水平。     

一种用于视觉颜色特征分类的脉冲神经网络

针对脉冲神经网络(SNNs)在视觉颜色特征分类领域精度不高的问题,提出了一种基于新型RGB-HSV预处理模型的高精度脉冲神经网络。该脉冲神经网络融合了RGB颜色通道简单和HSV色彩空间直观的特点来提取聚类色彩特征,增强了网络的识别能力。此外,在Tempotron有监督学习基础上提出了一种结合权值动量的训练方式,该方式在计算当前权值更新量的同时保留一定程度的上次权值更新量,加快了网络权值的收敛速度,节省了仿真时间。仿真实验结果表明,所设计的脉冲神经网络的分类精度高达96.21%,且在6次训练迭代后精度仍可达84%左右。     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

用于图像识别的高能效脉冲神经网络加速器设计

针对基于通用处理器解决方案在图像识别应用中速度慢、功耗高的问题，提出了一种高能效的脉冲神经网络加速器设计方案。首先，采用神经形态学计算中的高并行设计思想，设计了多核并行结构来实现硬件加速；然后，根据脉冲数据传输稀疏性的特点，采用基于事件驱动的数据传输与处理方式，设计了一对一的核间传输机制，减小了用于通信的硬件资源并提高了数据传输效率；其次，提出了按行的数据存放方式来加快膜电压数据在存储器的存取效率；最后，设计了结合查找表与异或的电路结构，可以快速的将事件向量转变为地址事件表达(AER)格式。采用所提加速器设计方案在现场可编程逻辑门阵列(FPGA)开发板上进行优化和部署。实验结果表明：当时钟频率采用100 MHz时，识别单张手写数字图像所需能量为1.04 mJ,仅为2.2 GHz通用中央处理器(CPU)上的串行软件程序的1/1 453.8。该加速器设计方案适用于实时性要求高和能量受限的实际场景。     

正背栅SOI-MOSFET二维阈值电压解析模型

通过建立沟道区域和埋氧区域的二维泊松方程,并考虑衬底区域的掺杂和背栅偏压对器件阈值电压的影响,得到了一种正背栅全耗尽SOI-MOSFET二维阈值电压模型.根据模型计算结果,研究了衬底掺杂浓度和衬底(背栅)偏压对器件阈值电压的影响,通过与MEDICI数值模拟结果的比较表明,该模型能预计不同衬底掺杂浓度和衬底(背栅)偏压对阈值电压的影响,正确反映器件的短沟效应和背栅效应.     

一种适于硬件实现的快速连通域标记算法

针对模式识别、计算机视觉和图像处理中常用的特征提取和选择问题,提出了一种适于硬件实现的快速连通域标记算法。首先进行行扫描,判定同一行内连续的前景像素,即游程,并记录游程的起始坐标和结束坐标;然后进行游程标记和等价游程对合并,对上述标记的游程根据连通情况对其赋予临时标记;最后扫描上一行游程,通过检测相应的标志位判断上一行游程是否真正结束,若已结束,将已结束区域信息进行输出,否则继续进行下一行的扫描。使用不同的二值图像进行实验,并与已有算法性能进行比较,仿真结果表明,所提出的快速连通域标记算法在速度和资源需求方面具有明显优势,对图像处理的平均帧率可以达到20帧/s以上,对于分辨率为2 048×1 536像素的图像,需求的片上存储资源约为3.45Mbit,仅为块决策表算法的21.9%、He算法的7.6%左右。