一种改进的STUMPS架构

由于科学技术的快速提高,单一芯片中所能包含的晶体管的数目越来越多,相对造成了芯片可测试度的降低,以及测试成本的增加。传统的STUMPS-based LBIST测试方法中,常会有故障覆盖率不够高和测试时间太长的缺点。该文提出了用Test-Per-Clock的方式来处理待测电路,并配合空间压缩器和存储装置使用,降低了故障覆盖率,减少了测试时间。     

一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

构造SoC级透明路径的0-1规划方法

为解决如何以低面积开销为系统芯片(SoC)构建透明路径测试访问机制从而有效进行测试复用的问题,提出了SoC级透明路径构建方法,将透明路径构建问题转化为0-1规划问题,同时考虑测试调度,以缩短测试加载时间和减小面积开销为优化目标,利用IP模块内部的透明路径和模块间互连关系为每个待测模块构建测试访问通路。实验结果表明:该透明路径构建方法的面积开销比Ghosh方法降低50%,测试加载时间比Yoneda方法大大缩短,验证了该方法的有效性。     

改进的扫描森林测试结构

为了降低可测试性设计的面积开销和布线难度,提出了扫描森林结构的重组策略;为了避免故障屏蔽,提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCA S89和ITC 99基准电路,其中电路s38584的叶结点数由1 318降低到120,被屏蔽故障数由1 376降低到0。实验结果表明:改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势,同时降低了面积开销和布线难度,避免了故障屏蔽。     

边界扫描环境下的板级互连测试及其BIST实现

互连测试对于电路板的生产和维护具有重要意义.针对现有互连故障检测BIST(built in selftest)实现方法存在测试时间长、硬件开销大等问题,本文提出了一种改进的BIST结构,并阐述了其各组成部分,即查找表(look-up table,LUT)、测试向量生成器(test pattern generator,TPG)、输出响应分析器(output response analyzer,ORA)的设计过程.该实现方法可在保证高故障检测率的前提下,降低硬件开销,缩短测试时间,同时还可避免多驱动器冲突,使测试能够安全进行.     

专用VAD集成电路可测性设计研究

在专用集成电路设计,基于功能单元的片上系统（FCBSOC,function-core-based system-on-a-chip)设计技术正得到广泛使用。这种片上系统的可测性设计方法很多,如Fscan-Bscan法、Fscan-Tbus法和层次化测试生成法等。通过对这些可测性设计方法的研究,该文提出一种测试开销低、测试故障覆盖率高的层次化分析法来实现专用VAD（Video add data)集成电路的可测性设计。     

基于种子变异潜力的模糊测试方法

针对覆盖率导向的模糊测试技术在种子筛选时无法体现种子变异价值的问题,提出基于种子变异潜力的适应度函数计算方法,对距离程序起始块近和后继块多的基本块赋予较高权值,追踪种子覆盖路径附近未被覆盖的基本块信息,结合未被覆盖基本块权值计算种子适应度,筛选适应度高且资源开销小的种子进行下一代变异。将提出的模糊测试技术与AFL(American fuzzy loop)在LAVA-M数据集和真实Linux程序上进行对比实验,结果表明:本文方法在减小资源开销的同时代码覆盖率、漏洞发现速度、漏洞发现数量有明显提高。证明了上述筛选策略的有效性。     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

变异策略动态构建的模糊测试数据生成方法

模糊测试中随机变异生成的测试数据破坏了目标程序的输入规范,导致测试数据无法通过验证,造成代码覆盖率低.针对这一问题,提出了一种变异策略动态构建的模糊测试数据生成方法,该方法利用插桩执行的反馈信息动态构建控制变异策略和关键字变异策略,指导模糊器变异出高覆盖率的测试数据.实验结果表明,与随机变异相比,该方法平均使代码分支覆盖率提高了约40%;该方法能够有效提高模糊测试的效率,具有较强的实用价值.      

一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

基于最小集合覆盖求解方法的测试向量集约简

TetraMAX ATPG作为业界性能较优的自动测试向量生成工具，能够使用较短时间产生高故障覆盖率的测试向量集.本文通过对TetraMAX ATPG产生的初始测试向量集进行建模，提出了基于最小集合覆盖求解方法的最小完备测试集生成方法，利用这一算法可以在保证测试向量集故障覆盖率不变的基础上有效地缩减测试集规模，从而降低电路测试成本.实验结果表明该方法对于固定故障类型和静态电路故障类型均具有良好的约简效果.     

一种新的面向应用的FPGA测试方法

提出一种新的面向应用的FPGA测试方法。该方法将FPGA设计配置(DC)抽象成由LUT、非LUT逻辑门、寄存器和互连线所组成的模型,将目标故障集设定为互连线的固定故障（SAFI）和LUT的功能故障（FFL）。提出了两种可选的测试配置（TC）以提高自动测试向量生成（ATPG）工具所得到的SAFI覆盖率,同时给出了可对LUT进行穷举测试的TC以检测FFL。实验结果表明,对于7个最大的ISCAS89基准电路,该方法可得到86.82%～99.16%的SAFI覆盖率和100%的FFL覆盖率。     

基于模拟试验的测试性评估方法研究

研究了测试性故障注入及数据处理方法,提出测试性故障模式分析方法、样本量选取与分配原则等.考虑样本覆盖率与样本量,提出一种将模拟试验与自然样本相融合的测试性评估方法.将模拟样本数据与自然样本数据相结合,利用复杂系统故障率数据,实现测试性故障检测率指标综合计算.最后,通过实例进行了数据分析计算.计算结果表明,该方法能有效解决测试性模拟试验和自然故障样本数据融合评估的问题.     

一种改进的SRAM故障内建自检测算法

面向March C+算法故障覆盖率的问题,本文提出一种改进的March CS算法来完成存储器SRAM的内建自测试.通过增加原算法元素的读写操作来敏化存储单元的故障,检测原算法不能敏化的静态故障和动态故障,从而提高故障覆盖率.最后,通过对1 024*32位静态随机存储器进行故障仿真验证,以及FPGA对SRAM芯片的应用性测试,March CS算法检测静态故障和动态故障的覆盖率分别达到91.67%和76.93%.     

基于CVSL结构的组合逻辑选择性加固方案

随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。     

AWADVOR／DME设备故障的分析与排除

AWADVOR／DME导航设备在国内被广泛使用，其设备具有性能稳定、测试点丰富、维护检修方便等优点，然而作为高集成化电子产品，该型号设备故障率较高。文章分析了主要的故障现象，介绍了故障的测试、分析和处理方法。     

一种易于线性压缩的测试图形生成方法

为解决VLSI测试中数据量大、功耗高和故障检测难等问题,提出一种易于线性压缩的测试图形生成方法(LCG法).与传统方法不同,LCG法先解析出一类每个向量内部具有线性关系的测试序列,这种线性关系是基于单输入变化序列的,构成的测试序列可有效地减少被测电路内部的开关活动.测试生成时只需搜索测试向量少量的位值,其他位的值按预定义的线性关系解析出,再通过故障模拟的方法确认测试图形.压缩后的测试图形为其少量位的内容,具有压缩率高、易于实现、功耗低和覆盖率高的特点.对ISCAS89中5个最大的基准电路的实验结果表明,LCG法在固定故障覆盖率大于96%的情况下,压缩率都在10倍以上,甚至可以达到100倍以上.     

基于部分重配置的FPGA内嵌BRAM测试方法

对于FPGA的内嵌BRAM资源的测试,传统的方法存在着故障覆盖率不够高,测试配置数目较多,以及测试时间较长的缺点.针对上述问题,本文提出了一种新的利用FPGA内嵌ICAP核进行片内自动部分重配置功能来实现对FPGA内嵌BRAM核的内建自测试方法,且无需额外的外接存储单元.在已有方法的基础上提高了对写破坏故障、读破坏故障、干扰耦合故障、写破坏耦合故障、读破坏耦合故障以及BRAM初始化功能故障的覆盖,改进算法使程序执行周期数降低一半左右,同时将多个算法集成在同一个测试配置里来实现降低测试的完整配置数,从而降低测试时间.测试结果表明,该方法在故障覆盖率上可以达到100%,而且测试配置数可以降低至两个完整配置,其中每个完整配置里包含13个算法的片内自动部分重配置,实测得到总测试时间仅为131.216ms.