基于部分重配置的FPGA内嵌BRAM测试方法

对于FPGA的内嵌BRAM资源的测试,传统的方法存在着故障覆盖率不够高,测试配置数目较多,以及测试时间较长的缺点.针对上述问题,本文提出了一种新的利用FPGA内嵌ICAP核进行片内自动部分重配置功能来实现对FPGA内嵌BRAM核的内建自测试方法,且无需额外的外接存储单元.在已有方法的基础上提高了对写破坏故障、读破坏故障、干扰耦合故障、写破坏耦合故障、读破坏耦合故障以及BRAM初始化功能故障的覆盖,改进算法使程序执行周期数降低一半左右,同时将多个算法集成在同一个测试配置里来实现降低测试的完整配置数,从而降低测试时间.测试结果表明,该方法在故障覆盖率上可以达到100%,而且测试配置数可以降低至两个完整配置,其中每个完整配置里包含13个算法的片内自动部分重配置,实测得到总测试时间仅为131.216ms.     

FPGA逻辑资源测试图形自动生成方法

提出一种通用FPGA逻辑资源测试图形自动生成方法.建立了可编程逻辑单元CLB的测试模型,提出了FPGA的测试配置集的自动生成算法,在测试配置集的基础上得到了具有通用性的,高故障覆盖率且测试时间短的测试图形.     

宽函数的布尔匹配及其在FPGA重综合中的应用

当前大多数商用现场可编程门阵列(FPGA)可配置逻辑块结构在查找表(LUT)的基础上增加了很多辅助逻辑资源,而传统的LUT基工艺映射算法无法充分利用这些资源.为此,文中提出一种基于香农展开式和不相交支持集分解算法的布尔匹配方法,并将其应用于工艺映射后的重综合.使用该方法对工艺映射后网表中的宽函数进行布尔匹配,使其在目标FPGA结构上重新实现,从而达到充分利用所有逻辑资源和减少LUT数的目的.实验结果表明,该方法能在不增加电路关键路径延时的基础上,对学术界综合工具ABC工艺映射之后的4-LUT和6-LUT网表分别节省7.9％和7.8％的面积开销.     

一种改进的SRAM故障内建自检测算法

面向March C+算法故障覆盖率的问题,本文提出一种改进的March CS算法来完成存储器SRAM的内建自测试.通过增加原算法元素的读写操作来敏化存储单元的故障,检测原算法不能敏化的静态故障和动态故障,从而提高故障覆盖率.最后,通过对1 024*32位静态随机存储器进行故障仿真验证,以及FPGA对SRAM芯片的应用性测试,March CS算法检测静态故障和动态故障的覆盖率分别达到91.67%和76.93%.     

应用ORCA结构测试FPGA逻辑单元的方法研究

给出了一种基于BIST技术测试FPGA逻辑单元CLB的方法．利用本文给出的0RCA结构对CLB进行测试，可以尽可能地对CLB中的故障进行完全测试，提高测试效率，减少了测试成本．文章给出了应用这种方法进行测试的配置结构、故障覆盖率和测试中出现的问题及其解决办法．实验结果表明，文中的方法是可行的．     

SRAM型FPGA互连资源单故障的一种检测方法

采用三次编程的方法对SRAM到FPGA中连线资源模型的单故障进行检测与定位,在给定的故障模型下,三次编程并施加文中所给测试向量集T后,可使单故障的故障覆盖率达100％,对线段（Segment)的stuckat故障,开路故障,桥接故障可定位到线段。     

基于FPGA的实时PFFT处理器的高效实现

摘要：
提出了一种在现场可编程门陈列（FPGA）器件上高效计算实时离散傅里叶变换（DFT）的处理器.该处理器采用实时质因子傅里叶变换（PFFT）算法实现,应用级联流水架构来获得实时处理能力;利用基于查找表（LUT）的分布式算法来获得与FPGA器件基本逻辑单元适配的特性;利用质数点DFT的循环卷积特性来显著降低LUT的规模.根据该方法,设计了一个16位、1 105点的实时PFFT处理器,并在Xilinx Virtex5 FPGA平台上进行了实现验证.结果表明,该处理器达到了比现有1 024点快速傅里叶变换（FFT）更少的资源占用和更高的资源利用效率.
关键词：

中图分类号： 文献标志码： A     

使用单片机实现多任务电路结构重配置

基于SRAM的LUT结构的FPGA的在线重配置技术，给出了一种利用单片机来控制配置数据，实现多任务电路结构的转换的方法。     

基于BIST方法的新型FPGA芯片CLB功能测试方法

新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所需配置较多,而位流回读较为缓慢,限制了定位速度.BIST测试法通过直接检测CLB的输出来发现故障,所需配置数量少于ILA级联法,但需要将测试激励传递到所有BUT导致端口负载大,布线存在困难.本文提出了一种将ORA中闲置资源配置为锁存器链,以便传递测试激励的方法.该方法降低了端口负载.同时利用剩余的逻辑资源建立扫描链,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的实验结果表明,与其他文献所用测试方案比较,测试所需配置次数由30次降低到26次,故障定位所需时间在2.4MHz时钟驱动下可达61.35ns.     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

电动车辆锂离子电池传感器故障诊断方法

为降低锂离子电池传感器故障对电动车辆安全与性能的影响,提出了一种基于观测器的电池传感器故障诊断方法。结合锂离子电池电热耦合动态模型,构建2个扩展卡尔曼滤波(extended Kalman filter, EKF)观测器,估计电池单体的状态量,对比状态量估计值与传感器测量值以生成残差,并使用累计和(cumulative sum, CUSUM)测试方法进行残差评价,根据残差组合的不同响应情况实现锂离子电池电流传感器、电压传感器以及表面温度传感器故障的诊断与分离(fault diagnosis and isolation, FDI)。在不同的传感器故障情况下对诊断方法进行测试,结果表明,该方法能够及时准确地对锂离子电池单体3种传感器故障进行诊断与定位,性能表现优异且易于实施。     

可编程逻辑阵列嵌入自测试设计

本文提出的设计方案,以极低的附加硬件资源覆盖了包括附加电路在内的所有单重固定故障、交叉点故障、邻线桥接故障和几乎所有的多重故障。同现今通行的设计方案相比,具有下列明显优点:1) 极低的附加硬件资源;2) 极高的故障被测度;3) 对可编程逻辑阵列的正常操作没有影响;4) 减少了测试延迟;5) 故障检测异常简单。     

改进的扫描森林测试结构

为了降低可测试性设计的面积开销和布线难度,提出了扫描森林结构的重组策略;为了避免故障屏蔽,提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCA S89和ITC 99基准电路,其中电路s38584的叶结点数由1 318降低到120,被屏蔽故障数由1 376降低到0。实验结果表明:改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势,同时降低了面积开销和布线难度,避免了故障屏蔽。     

一种新型的三级Clos网络分布式容错调度机制

通过对不同故障影响的分析,建立了三级Clos网络的故障模型,将各个不同的故障归结到对网络输入级不同队列的影响上,提出了一种新型的基于Credit机制的三级Clos网络分布式容错调度算法.利用Credit机制可以引导网络业务绕开受故障影响队列;同时,Credit机制还可以把网络业务完全均匀地分配到网络有效中间级交换单元上...     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

一种基于FDR的高测试质量测试压缩方法

FDR编码方法有效地降低了测试数据量,但其测试集中的无关位全部填充为0,平均每个测试向量检测的故障数目较少,测试质量较低.为了提高测试质量,并进一步提高测试数据压缩率,本文基于FDR方法提出了一种利用上一个测试向量的响应填充该测试向量中无关位的测试压缩方法.该填充方法提高了测试向量中无关位填充的随机性,从而提高了测试集的测试质量.提出方法的压缩效率与测试向量的顺序有关,基于最近邻居算法对测试集进行排序,降低了测试响应与下一个测试向量之间不相同的位数,对测试响应和测试向量差分处理后再进行FDR编码,从而降低了测试数据量.ISCAS’89电路中几个大电路的实验结果表明,与FDR相比该方法的测试质量平均提高了5.9%,测试数据压缩率平均提高了2.5%,而只需要增加一个异或门的硬件开销.     

基于SOC中处理器核的串扰故障激励检测

有效地给出了一种新的基于软件自测试的串扰故障渐进式激励检测模型实现，这种基于软件自测试的检测方案是利用SOC中的处理器核的计算和处理能力来产生激励矢量，对串扰故障进行激励并对测试响应进行分析。为了提高测试速度，还提出了一种对IP核透明化处理的测试结构，该测试结构在增加较少额外硬件开销的前提下，极大地减少了测试时间。同时，这种改进的测试结构也满足串扰故障激励检测的实时、并行的要求。     

WS-CDL测试路径的生成与排序

为了找出WS-CDL组合流程中存在的错误,减少软件维护产生的开销,提出一种基于控制流图生成测试路径的方法,用于对WS-CDL进行测试.首先解析WS-CDL文档,根据元素特点生成各类节点,并根据流程结构确定节点的源节点和目标节点;然后通过在源节点和目标节点间添加有向边构造成控制流囹;最后通过遍历控制流图生成所有可能的测试路径.测试路径中覆盖的WS-CDL元素越多,则发现的错误数也可能越多.为提高发现错误的效率,提出了2种基于路径中元素数量的排序算法,对路径的执行顺序进行排序.实验结果表明,将测试路径按路径中未被覆盖的元素总数降序排列,可以更快地发现错误.     

非齐次泊松过程类软件可靠性增长模型

现有的基于故障覆盖率的软件可靠性增长模型多是只考虑了累计故障覆盖率 ,没有描述每个测试用例能够获得的故障覆盖率 .为了使软件可靠性增长模型能更好地刻画软件的测试过程 ,建立了两个基于故障覆盖率的非齐次泊松过程类软件可靠性增长模型 .第一个模型假设每个测试用例有相同的故障检测能力 ,能获得相同的故障覆盖率 ;第二个模型考虑了越晚检测到的故障其被检测到的概率越低的特点 ,模型假设每个测试用例的故障检测能力与其出现的次序相关 .利用一组公开发表的软件失效数据对这两个模型进行了验证 ,结果表明这两个模型在这组失效数据上均能得到较好的拟合效果 .     

A Robust Fault Detection and Isolation Scheme Based on Unknown Input Observers for Discrete Time-delay System with Disturbance

This paper proposes a robust fault detection and isolation （FDI） scheme for discrete time-delay system with disturbance. The FDI scheme can not only detect but also isolate the faults. The lifting method is exploited to transform the discrete time-delay system into the non-timedelay form. A generalized structured residual set is designed based on the unknown input observer （UIO）. For each residual generator, one of the system input signals together with the corresponding actuator fault and the disturbance signals are treated as an unknown input term. The residual signals can not only be robust against the disturbance, but also be of the capacity to isolate the actuator faults. The proposed method has been verified by a numerical example.