一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

SRAM的一种可测性设计

用ETCO算法对SRAM进行了内建自测试设计．首先说明了设计的原理，进而对电路中所用的各个单元电路进行了设计，主要包括地址计数器、数据计数器和BIST控制器等．设计出的电路可针对具体的故障模型设置相应的测试长度，从而获得预期的故障覆盖率．测试时不需存储正确响应，并可通过一个响应标志位表示检测的结果．可测性部分对电路硬件的开销较小，所设计的电路在工作站上已成功通过仿真，此电路可广泛应用于嵌入式SRAM，以降低电路的测试难度．     

桥接故障的物理提取和高效测试

为桥接故障候选点建立7种基于版图的物理模型,给出提取故障候选点的方法.为了更有效地利用芯片设计周期,减少测试图形数量,提出一种以确定性桥接故障测试为主体,有效结合内置多重固定测试的综合型测试方法.用90 nm的两个芯片进行自动测试图形生成和验证,从生成测试图形的时间长度、测试图形的数量、桥接故障测试覆盖率3个主要方面来对比,验证了该综合型测试方法的有效性.     

FPGA逻辑资源测试图形自动生成方法

提出一种通用FPGA逻辑资源测试图形自动生成方法.建立了可编程逻辑单元CLB的测试模型,提出了FPGA的测试配置集的自动生成算法,在测试配置集的基础上得到了具有通用性的,高故障覆盖率且测试时间短的测试图形.     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

边界扫描环境下的板级互连测试及其BIST实现

互连测试对于电路板的生产和维护具有重要意义.针对现有互连故障检测BIST(built in selftest)实现方法存在测试时间长、硬件开销大等问题,本文提出了一种改进的BIST结构,并阐述了其各组成部分,即查找表(look-up table,LUT)、测试向量生成器(test pattern generator,TPG)、输出响应分析器(output response analyzer,ORA)的设计过程.该实现方法可在保证高故障检测率的前提下,降低硬件开销,缩短测试时间,同时还可避免多驱动器冲突,使测试能够安全进行.     

用于IDDT测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试（BIST）作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1-2的测试向量对。实验证明。它能以较少的测试向量对检测出比较多的故障。     

逻辑内建自测试双重过滤测试点选取策略

为有效改善逻辑内建自测试(logic built-in self-test,LBIST)因使用伪随机向量发生器生成测试图形,而导致相关应用芯片故障覆盖率指标较低的问题,便于控制、较易调整的测试点插入(test point insertion,TPI)技术被广泛应用。然而,在TPI的测试点选取过程中通常基于"故障覆盖率优先"准则,进而使部分测试点面积开销过高。针对此问题,通过对现有主流选取策略的分析,提出一种应用于LBIST的双重过滤测试点选取策略。该策略首先通过预过滤,获得高故障覆盖率/低面积开销的单一测试点集,以保障TPI整体质量;其次,通过全局测试点滤取,滤除故障覆盖高度重合的单一测试点,完成符合边界条件的TPI。实验表明,该策略与目前较新颖的紧凑型单元感知测试点选取策略相比,故障覆盖率提升4.15%,减少测试面积开销5.72%,充分证明该策略在提高故障覆盖率和减小测试面积上的优势。     

Deterministic Circular Self Test Path

Circular self test path (CSTP) is an attractive technique for testing digital integrated circuits(IC) in the nanometer era, because it can easily provide at-speed test with small test data volume and short test application time. However, CSTP cannot reliably attain high fault coverage because of difficulty of testing random-pattern-resistant faults. This paper presents a deterministic CSTP (DCSTP) structure that consists of a DCSTP chain and jumping logic, to attain high fault coverage with low area overhead. Experimental results on ISCAS'89 benchmarks show that 100% fault coverage can be obtained with low area overhead and CPU time, especially for large circuits.     

A vector inserting TPG for BIST design with low peak power consumption

A test pattem generator(TPG)which can highly reduce the peak power consumption during built-in self-test(BisT)application is proposed.The pmposed TPG,called Lppe-TPG,consists of a linear feedback shift register(LFSR)and some control circuits.A procedure is presented firstly to make compare vectors between pseudorandom test patterns by adding some circuits to the original LFSR and secondly to insert some vectors between two successive pseudorandom test patterns according to the ordinal selection of every two bits of the compare vector.Then the changes between any successive test patterns of the test set generated by the Lppe-TPG are not more than twice.This leads to a decrease of the weighted switching activity(WSA)of the circuit under test(CUT)and therefore a reduction of the power consumption.Experimental results based on some isCAS'85 benchmark circuits show that the peak power consumption has been reduced by 25.25% to 64.46%.Also.the effectiveness of our approach to reduce the total and average power consumption is kept,without losing stuck-at tault coverage.     

低成本高故障覆盖率内建自测试方案

提出了一个基于重复播种的新颖的BIST（build-inself-test)方案，它使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩，通过最小化种子的测试序列以减少测试施加时间，实验表明，本方案需要外加硬件少，测试施加时间较短，而故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率。     

一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

可编程逻辑阵列嵌入自测试设计

本文提出的设计方案,以极低的附加硬件资源覆盖了包括附加电路在内的所有单重固定故障、交叉点故障、邻线桥接故障和几乎所有的多重故障。同现今通行的设计方案相比,具有下列明显优点:1) 极低的附加硬件资源;2) 极高的故障被测度;3) 对可编程逻辑阵列的正常操作没有影响;4) 减少了测试延迟;5) 故障检测异常简单。     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

多芯片组件(MCM)的可测性设计

为克服在线测试技术测试MCM时不能达到满意的故障覆盖率的困难,采用可测性技术对MCM进行设计．根据MCM的特点和测试要求,提出了在JTAG标准基础上扩展指令寄存器,添加专门的用户指令,融合扫描通路法、内建自测试法等可测性方法,分层次地对MCM进行全面测试．建立模型进行验证的结果表明：该方法能有效地测试MCM,缩短了测试时间,故障覆盖率达到95％以上．