自保持接口在模拟芯核虚数字化测试中的优化

数模混合片上系统(SoC)正逐步成为片上系统的主导,而其中模拟芯核的测试问题是研究的难点之一。利用自保持模拟测试接口(SHATI)可以实现模拟芯核对外接口虚数字化,对其进行并行测试。该文对自保持模拟测试接口进行了面积优化,以减少片上DFT(design for test)面积开销,并利用Hspice仿真实验验证了面积改进的可行性。同时,针对并行测试的测试激励调度问题,该文给出了测试时序设计的优化算法,并通过实际示例验证了算法的可行性。     

数模混合片上系统联合测试调度方案

为了降低数模混合片上系统(system on chip,SoC)的测试成本,基于片上虚数字化,提出了并行模拟测试外壳组设计,用数字自动测试设备和测试访问机制完成对各个模拟芯核的并行测试.在此基础上,建立了数模混合SoC测试调度优化问题模型,提出了一种基于递增生成的数模联合调度算法PADCOS,该算法具有复杂度低和优化效...     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.     

基于SOC中处理器核的串扰故障激励检测

有效地给出了一种新的基于软件自测试的串扰故障渐进式激励检测模型实现,这种基于软件自测试的检测方案是利用SOC中的处理器核的计算和处理能力来产生激励矢量,对串扰故障进行激励并对测试响应进行分析。为了提高测试速度,还提出了一种对IP核透明化处理的测试结构,该测试结构在增加较少额外硬件开销的前提下,极大地减少了测试时间。同时,这种改进的测试结构也满足串扰故障激励检测的实时、并行的要求。     

复用存储控制接口的高性能SoC测试结构

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构. 通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡. 实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响.      

三种SoC片上总线的分析与比较

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织正积极从事相关IP互联标准方案的制定工作。本文介绍了目前SoC设计中常用的三种片上总线标准,即IBM公司的CoreConnect总线、ARM公司的AMBA总线和OCP—IP组织的OCP总线,重点分析和比较了它们的特性,并针对它们不同的特点,阐述其合适的应用领域。     

基于可控多扫描使能信号的片上系统TR-TC联合测试成本模型

基于片上系统的扫描链结构,针对全速测试研究了多扫描使能（SE）信号的可测性设计,并建立了新颖的测试资源 覆盖率（TR-TC）联合测试成本线性规划数学模型.研究结果表明,该模型不仅可以高效控制全速测试的测试资源消耗以及可测性设计复杂度,而且还可以确立SE信号数量的最优上限,进而避免了以盲目提升SE信号数量来提高转换故障覆盖率的纯理论方式,使面向片上系统全速测试的多SE信号可测性设计方法有一个可靠的目标控制值.     

基于变分态分解与灰狼优化支持向量机的齿轮箱故障诊断

由于行星齿轮齿轮箱的振动信号具有非平稳、非线性特性,在复杂工况下,会对其早期微弱的故障信号造成干扰,不能正确地识别出故障信息。为解决以上问题,采用基于变分模态分解(variational mode decomposition, VMD)与灰狼优化支持向量机的故障诊断方法。利用中心频率近似方法,求解出了变分模态分解的参数K,对分解出的本征模态函数(intrinsic mode function, IMF)分量进行相关性分析,优选出分量进行信号重构。将重构信号进行故障特征提取,利用灰狼优化支持向量机的方法进行故障模式识别。实验结果表明：采用所提方法对行星齿轮箱的故障识别准确率达到99.375%。     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

改善辐照加固设计流水线型模数转换器性能的抖动电路技术

提出了一种能够改善高精度辐照加固设计流水线型模数转换器（ADC）动态性能指标的减式抖动电路技术.其中,基于深度伪随机数生成器所产生的伪随机数来驱动高精度数模转换器而生成所需的抖动信号,将抖动信号与ADC的输入信号相加输送给ADC进行量化,并将抖动信号从ADC量化输出中减去,以降低ADC的信噪     

提高ADC精度方法

为满足低成本实现高速、高精度模数转换器(ADC: Analog鄄to鄄Digital Converter)的要求, 提出了一种以低位数ADC 实现高位数ADC 的方法。该方法采用单片机比较器作为1 位ADC, 在被测信号上叠加一个扰动信号, 经过多次模数转换并累加, 达到多位高精度ADC 的效果。实验结果验证了该设计电路的合理性和正确性,实现了低成本ADC 在高精度测量中的应用。     

基于嵌入式架构的井下高精度模数转换器高温测试系统设计

采用主从式结构,设计一种井下模数转换器(ADC)高温测试系统.系统主机通过以太网与嵌入式前端机互联.基于ARM7-uClinux架构的前端机主要完成温度控制、供电控制及ADC测试控制等,而后续的数据处理、显示及存储等任务由高性能上位机完成.数字相敏检波算法被成功应用于ADC有效位数的快速实时计算.结果表明,测试系统可以...     

多数据通道高速互连背板平台的设计和实现

为了给软件无线电的研究提供一个测试平台，设计实现了一个多数据通道高速互连背板平台．背板平台包括传输母板、时钟分配板和数据通道交换板，并提供ADC，DDC，DSP，DUC和DAC单板接口．通过采用高性能芯片和合理的高速设计方法，实现了背板平台良好的传输误码率和时钟晃动性能以及多个数据通道的自定义总线形式．     

Enhanced Offset Averaging Technique for Flash ADC Design

This paper presents a new combined AC/DC-coupled output averaging technique for input amplifier design of flash analog-to-digital converters (ADC). The new offset averaging design technique takes full advantage of traditional DC-coupled resistance averaging and AC-coupled capacitance averaging techniques to minimize offset-induced ADC nonlinearities. Circuit analysis allows selection of optimum resistance and capacitance averaging factors to achieve maximum offset reduction in ADC designs. The new averaging...     

一种用于高速高精度DAC的数字校准方法

提出了一种适用于14bit 200MHz数模转换器的数字校准电路模块.在非校准状态,该模块仅仅将输入数据进行相应的编码转换,在校准状态时,该模块不仅对输入信号流进行编码转换,还提供额外的校准控制信号,用来控制DAC中模拟电路进行校准.该模块采用SMIC CMOS 0.18μm 1P6M工艺,电源电压为1.8V.最终芯片测试结果表明,在200MHz工作频率下,该模块能够将数模转换器的SFDR最大提高27dB.     

一种数字域自校正流水线模数转换器改进结构

研究了对流水线模数转换器级间增益误差进行补偿的数字域自校正算法，提出了一种适用于数字域自校正的改进的流水线结构。该结构通过对参考电压的调整，避免了以往自校正结构中产生丢失码字、降低输入范围的现象。结果表明，校正后系统的线性度有了大幅度的提升。