一种高性能低功耗的双节点翻转加固锁存器

随着半导体工艺尺寸的发展,时钟频率越来越高,临界电荷变得越来越小,电路节点之间的电荷共享效应变得愈加严重,因此导致多节点翻转(multiple node upsets,MNU)的几率变大。为了解决MNU的问题,文章提出了一种高性能低功耗的双节点翻转加固锁存器(HLDRL),当受到单粒子效应影响时,具有单节点翻转(single node upset,SNU)和双节点翻转(double node upsets,DNU)的自恢复能力。该锁存器由18个异构输入反相器组成,仿真实验结果显示该锁存器具有优良的容错性能,可以实现DNU的完全自恢复,而且对高阻态不敏感。与其他容忍DNU的锁存器相比,该锁存器具有较小的开销,延迟和功耗延迟积分别减小了46.83%和45.85%。     

1种能够抵抗双节点翻转的锁存器设计

提出了1种可以抵抗双节点翻转的锁存器.该锁存器的反馈回路由保护门、延迟单元以及3选2多数表决器构成.保护门的输出送入表决器进行表决,表决之后的值经过延迟单元之后再反馈给保护门.分析和仿真表明,当单粒子翻转的维持时间小于500 ps时,这种结构不仅可以抵抗双节点翻转,还能抵抗部分3节点翻转以及输入端口的单粒子瞬态.在0.18μm CMOS工艺下,锁存器的面积为186.12μm2,在时钟转换时间和数据转换时间都为0.008~1.5 ns时,锁存器的建立时间为1.165 63~1.328 71 ns.此外,用这种锁存器实现了1套标准单元库,并在此基础上设计了1种序列检测器电路,其面积和动态功耗分别是用3模冗余方法的83.06%和41.99%,是用5模冗余方法的53.99%和25.19%.     

功耗和面积优化的时域加固锁存器设计(英文)

提出了一种能抵抗单粒子翻转的时域加固锁存器.这种锁存器是在一般的锁存器中加入了3个能抵抗单粒子瞬态的延迟单元.它能有效的抵抗宽度小于△T的单粒子瞬态脉冲.与之前的结构相比,所提出的结构在功耗和面积上分别减少了38%和20%.最后,通过对比仿真结果证明了这种时域加固方法的有效作用.     

基于容忍单粒子效应的集成电路加固方法研究

针对现有容忍单粒子效应的锁存器结构无法同时容忍单粒子翻转(SEU)、单粒子瞬态(SET),以及未考虑电荷共享导致的双节点翻转(DNU)问题,提出一种高可靠性的同时容忍SEU、SET和DNU的锁存器加固结构SRDT-SET。基于空间和时间冗余原理,该锁存器结构采用了多个输入分离的施密特触发器来构建高可靠性数据存储反馈环,同时内嵌多个施密特触发器。HSPICE仿真结果表明,SRDT-SET锁存器结构能够从SEU中在线自恢复,容忍的SET脉冲宽度更宽,并且能够有效容忍DNU,功耗-延迟综合开销不大,有效增强了SET脉冲的过滤能力。     

一种用于可编程逻辑的阵列的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法。提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转。如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能。运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能。     

基于脉冲过滤与时域采样的软错误容忍锁存器设计

随着集成电路工艺尺寸和供电电压的降低,导致电路节点的关键电荷相应减小,使得电路对单粒子效应更加敏感。为了更有效地降低电路的软错误,文章提出了一种高可靠的容软错误锁存器。该锁存器利用具有脉冲过滤技术和时域采样技术的SC单元构建反馈回路,能够完全免疫单粒子翻转(single event upset,SEU),并且利用传输路径的延时差过滤单粒子瞬态(single event transient,SET)。仿真结果表明,在相同条件下,与LSEH-1、LSEH-2锁存器相比,该文提出的锁存器正(负)SET脉冲过滤能力分别提高了65.2%(79.0%)和27.2%(49.7%),且对温度波动和工艺偏差不敏感。     

一种用于FPGA的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法.提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转.如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能.运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能.     

CMOS/SOI工艺触发器单元的单粒子实验验证与分析

针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.      

基于贝叶斯推理和向量压缩技术的最大功耗分析

针对模拟评测电路最大功耗分析速度缓慢的问题,使用贝叶斯推理功耗模型和切片分析技术进行向量压缩,优选出可能生成最大功耗的向量进行详细分析。进一步的,基于输入信号翻转密度和最大功耗生成之间的关系分析,设计自适应翻转密度与向量生成平台,结合贝叶斯向量压缩技术进行最大功耗评测。实验表明,基于切片分析的贝叶斯模型向量压缩平均加速比达1005倍,分析误差2.40%;结合自适应翻转密度计算与向量压缩的评测方法平均加速比达163倍,最大功耗分析结果相对原始序列提高1.99%。     

单器件时钟负载限制竞争RAM锁存器设计

提出一种新型RAM锁存器, 通过引入并行充电支路, 可避免开关电流和充电速度之间的矛盾。与传统结构相比, 新结构不仅能提高充电速度, 而且能降低短路功耗。 此外, 新结构中时钟负载只有一个MOS管, 能有效降低时钟功耗。 Hspice仿真结果表明, 新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%, 功耗延迟积分别降低19.8%和26.9%。     

采用三角形节点块处理无线传感器网络节点定位中节点翻转歧义的迭代方法

针对最小二乘法在无线传感器网络的节点定位中产生的节点翻转歧义问题,提出了一种基于三角形节点块处理节点翻转歧义的迭代方法(OPD-IP-INB)。该方法首先采用基于正交投影的节点翻转歧义检测方法对网络中所需定位的节点进行检测,然后根据三角形节点块具有的稳定性,充分利用全网络的连通性信息,通过坐标变换采用逐次寻优性的迭代方法,对发生翻转歧义的节点进行定位处理。仿真结果表明:OPD-IP-INB方法可以很好地处理最小二乘法中的节点翻转歧义问题,而且提高了整个网络的定位精度;与最小二乘法相比,随着信标节点的减少,其定位精度可以提高3%~10%;随着测距误差的减小,其定位精度可以提高2%~7%。     

一种新型的抗单粒子翻转的D触发器

介绍了两种已有的主从型边沿D触发器,它们具有很强的抗单粒子翻转能力.在此基础上提出了一种新型的抗单粒子翻转的D触发器的结构.该结构综合了上述两种结构的优点,在抗辐射性能上得到了有效的改进,减少了面积.     

高能中子诱发半导体器件产生单粒子翻转的模拟计算

随着半导体及电子工艺技术的迅速发展,器件向着小尺度、低电压、低电荷、高集成度迈进,大气中子对航空及地面的电子系统造成的单粒子效应越来越显著.本文采用PHITS2.24蒙特卡罗程序及其事件发生器功能,借助于核反应模型与截面数据,验算了描述器件发生单粒子翻转能力的MBGR参数,并采用大气高能中子能谱,对SRAM器件的单粒子翻转率进行了计算与分析.这为我们今后模拟大气中子产生的各类单粒子效应提供了基本方法,也为将来开展相应的辐照实验提供了理论基础.     

一种抗单粒子瞬态加固的压控延迟线设计

延迟锁相环中的压控延迟线是对单粒子事件（single event, SE）最敏感的子电路之一,其主要包括偏置电路和压控延时单元.利用双指数电流拟合3-D TCAD混合仿真中的单粒子瞬态（single-event transient, SET）电流,分析了压控延迟线对SE的敏感性.根据响应程度和电路结构的不同,对偏置电路进行了冗余加固;同时,对压控延时单元中提出了SET响应检测电路.在输入信号频率为1 GHz,电源电压1.2 V,入射粒子LET值为80 MeV·cm2/mg的条件下,Spice仿真表明:和未加固电路相比,偏置电压V_bn和V_bp在受到粒子轰击后,翻转幅度分别下降了75%和60%,消除了输出时钟信号中的丢失脉冲;设计出的检测电路能够将各种情况下有可能出现的SET响应指示出来,提高了输出时钟信号的可靠性.      

临近空间单粒子效应的数值模型和电路模拟

针对临近空间单粒子效应进行了数值模型仿真和特征尺寸为0.1 μm的反相器电路的脉冲注入模拟研究。数值仿真结果表明器件临界电荷随着工作电压的降低而减小,敏感横截面随着临界电荷的降低而逐渐增大。临近空间微电子器件的单粒子翻转概率随敏感横截面增大而上升,但其又随临近空间高度的增加而下降。此外,利用SPICE软件脉冲注入模拟观察到了反相器电路的单粒子翻转现象。所得结论有助于深入研究临近空间的单粒子效应并为器件抗辐射加固提供了理论依据。     

一款抗单粒子瞬态加固的偏置电路

通过增加一个NMOP、PMOS和一个电阻组成的单粒子瞬态抑制电路,设计了一种新的抗单粒子瞬态加固的偏置电路,该偏置电路具有较高抗单粒子瞬态能力.为了证实其抗单粒子能力,基于SIMC 130 nm CMOS工艺设计了传统的及提出的抗单粒子瞬态两种结构的偏置电路.仿真结果表明,对于提出的加固偏置电路,由单粒子引起的瞬态电压和电流的变化幅值分别减小了约80.6%和81.2%;同时增加的单粒子瞬态抑制电路在正常工作状态下不消耗额外功耗,且所占用的芯片面积小,也没有引入额外的单粒子敏感结点.      

0.18μm SOI NMOS单粒子效应中电荷累积机理的仿真研究

为研究0.18μm SOI工艺集成电路单粒子入射时电荷累积的机理,分别对电容和NMOS进行了单粒子入射的仿真研究。仿真结果表明,单粒子入射时,MOS电容中的电荷累积主要由位移电流引起;而在SOI NMOS中的电荷累积还有第二种机制,即当单粒子入射位置在体漏结附近时,漏极和体接触产生的电荷累积。第二种机制会对SOI工艺集成电路的单粒子加固方法产生重要影响。     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

抗单粒子瞬态的辐射加固压控延时单元

为解决空间应用的延迟锁相环中压控延迟线易受单粒子扰动问题,提出了一种加固的压控延迟线结构。在分析了传统压控延时单元的单粒子敏感性基础上,通过在延时单元的输出节点之间增加2个NMOS管和2个PMOS管形成正反馈结构,提高了延时单元的抗单粒子瞬态特性。在输入参考时钟为1 GHz时,先通过计算机辅助设计技术(TCAD)混合仿真验证了该单元的加固效果:当LET值?_1为20 MeV·cm~2/mg时,提出的加固结构将电压扰动幅度降低了44.9%;当LET值?_2为80 MeV·cm~2/mg时,翻转电压降低幅度为23.7%。再基于Spice仿真,验证了在延迟锁相环实际工作的锁定状态下,该结构起到了抑制压控延迟线中单粒子瞬态的作用。仿真结果表明,对比传统的加固方法,提出的加固压控延迟线结构在只付出13.6%的面积增加代价下,在533 MHz～1 GHz的频率范围内实现了对两种LET值下的单粒子瞬态免疫。     

可靠性微处理器设计关键技术研究

从面积开销、性能和可靠性的角度分析比较了检错纠错码(EDAC)、三模冗余(TMR)和控制流检测(CFC)在可靠性微处理器设计中广泛使用的抗单粒子翻转(SEU)效应技术.用VHDL描述并在FPGA上实现EDAC、TMR和CFC.研究结果表明,TMR和EDAC通过保护寄存器或存储器达到高度的容错能力,但是代价较高,适用于可靠性要求较高的恶劣环境.CFC则是可靠性和代价的一个较好的折中,适用于商用可靠性微处理器的设计.