高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

围栅金属氧化物半导体场效应管电流模型

针对深亚微米级围栅金属氧化物半导体场效应管(MOSFET)处于堆积或反型时自由载流子对表面势影响显著的问题,提出了一种全耗尽圆柱形围栅MOSFET表面势和电流解析模型.考虑耗尽电荷和自由载流子的影响,采用逐次沟道近似法求解电势泊松方程,得到围栅MOSFET从堆积到耗尽,再到强反型的表面势模型,最后通过源漏两端的表面势得到了围栅器件从线性区到饱和区的连续电流模型,并利用器件数值仿真软件Sentaurus对表面势和电流模型进行了验证.研究结果表明,表面势在堆积区和强反型区分别趋于饱和,在耗尽区和弱反型区随栅压的增加而增加,同时漏压的增加将使得沟道夹断,此时表面势保持不变.增加掺杂浓度导致平带所需的负偏压变大,表面势增加.与现有的阈值电压模型相比,该模型的精确度提高了16%以上.     

包含负阻效应的高压LDMOS子电路模型

高压MOS器件具有复杂和特殊的结构,存在自热效应与沟道长度调制效应.这些效应使饱和区电流会随电压的增加而减小,即存在负阻效应.为有效表征这一特性,使用标准器件建立子电路模型,通过合适的器件选择和参数设置来模拟负阻效应.同时,根据不同沟道区域的饱和原理,采用不同的模型与参数进行模拟,使子电路适用于不同栅压和漏压.子电路具有精确的模拟性能,在电路模拟中,可以作为一个黑匣子直接调用,克服传统BSIM3模型模拟上的不足.     

隧穿电流影响下的小尺寸电路设计

对于具有超薄的氧化层的小尺寸MOSFET器件,静态栅隧穿漏电流的存在严重地影响了器件的正常工作,基于新型应变硅材料所构成的MOSFET器件也存在同样的问题.为了说明漏电流对新型器件性能的影响,利用双重积分方法提出了小尺寸应变硅MOSFET栅隧穿电流理论预测模型,并在此基础上,基于BSIM4模型使用HSPICE仿真工具进行了仔细的研究,定量分析了在不同栅压、栅氧化层厚度下,MOSFET器件、CMOS电路的性能.仿真结果能很好地与理论分析相符合,这些理论和实验数据将有助于以后的集成电路设计.     

基于晶界离散分布的多晶硅薄膜晶体管直流模型

基于表面势的多晶硅薄膜晶体管(poly-Si TFT)漏电流模型无法体现晶界的离散分布特性,而基于阈值电压模型的各工作分区电流表达式存在不连续性.为克服此缺点,根据基于表面势模型的建模思想,考虑晶界势垒在沟道中离散分布的特点,提出了多晶硅薄膜晶体管的直流漏电流模型.该模型采用单一的解析方程描述多晶硅TFT各工作区的电流.研究结果表明:TFT工作于线性区且栅压一定时,随着漏压的增大,沟道有效迁移率降低;随着栅压的增大或沟道的缩短,漏电压对沟道有效迁移率的影响减弱.     

一种提取纳米CMOS器件中源/漏寄生电阻的恒定迁移率方法

源/漏寄生电阻作为器件总电阻的一个重要组成部分,严重制约着纳米CMOS器件性能.随着纳米CMOS器件尺寸不断减小,源/漏寄生电阻占器件总电阻比例越来越高,已经成为衡量CMOS器件可靠性的一个重要参数.本文提出一种恒定沟道迁移率条件下提取纳米CMOS器件中源/漏寄生电阻的方法.本方法通过测量固定偏压条件下一个器件的两条线性区I_d-V_(gs)曲线之比,推导出纳米CMOS器件中源/漏寄生电阻,操作简单,精确度高,避免了推导过程中由沟道迁移率退化引入与器件栅长相关的误差.我们详细研究并选取合适外加偏压条件,保持推导过程中沟道迁移率恒定,确保源/漏寄生电阻值的稳定性.在固定外加偏压条件下,我们提取了45 nm CMOS工艺节点下不同栅长器件的源/漏寄生电阻值,结果表明源/漏寄生电阻值与栅长不存在直接的依赖关系.最后,我们研究了工艺过程和计算过程引入的波动并进行了必要的误差分析.     

实际纳米MOSFET电流噪声及其相关特性分析

实际纳米MOSFET电流噪声为散粒噪声和热噪声,且散粒噪声受到费米作用和库仑作用的抑制.而现有文献研究实际纳米MOSFET电流噪声时,采取了完全不考虑其散粒噪声的抑制,或者只是强调抑制的存在而并未给出具体的抑制分析.本文基于Navid模型推导了实际纳米MOSFET电流噪声,并考虑费米作用和库仑作用对散粒噪声的抑制.在此基础上,对电流噪声随沟道长度、温度、源漏电压和栅极电压的变化特性进行了分析,其变化规律与文献中已有的实验和理论变化相一致.沟道长度越短,温度越低,源漏电压越大和栅极电压越低,电流噪声主要以散粒噪声为主.     

槽栅槽源SOI LDMOS器件结构设计与仿真

为了提高SOI(silicon on insulator)器件的击穿电压,同时降低器件的比导通电阻,提出一种槽栅槽源SOI LDMOS(lateral double-diffused metal oxide semiconductor)器件新结构.该结构采用了槽栅和槽源,在漂移区形成了纵向导电沟道和电子积累层,使器件保持了较短的电流传导路径,同时扩展了电流在纵向的传导面积,显著降低了器件的比导通电阻.槽栅调制了漂移区电场,同时,纵向栅氧层承担了部分漏极电压,使器件击穿电压得到提高.借助2维数值仿真软件MEDICI详细分析了器件的击穿特性和导通电阻特性.仿真结果表明:在保证最高优值的条件下,该结构的击穿电压和比导通电阻与传统SOI LDMOS相比,分别提高和降低了8%和45%.     

MOS器件直接隧穿栅电流及其对CMOS逻辑电路的影响

随着晶体管尺寸按比例缩小,越来越薄的氧化层厚度导致栅上的隧穿电流显著地增大,严重地影响器件和电路的静态特性,为此,基于可靠性理论和仿真,对小尺寸MOSFET (metal-oxide-semiconductor field effect transistor)的直接隧穿栅电流进行研究,并通过对二输入或非门静态栅泄漏电流的研究,揭示直接隧穿栅电流对CMOS(complementary metal oxide semiconductor)逻辑电路的影响.仿真工具为HSPICE软件,MOS器件模型参数采用的是BSIM4和LEVEL 54,栅氧化层厚度为1.4 nm.研究结果表明:边缘直接隧穿电流是小尺寸MOS器件栅直接隧穿电流的重要组成成分;漏端偏置和衬底偏置通过改变表面势影响栅电流密度;CMOS逻辑电路中MOS器件有4种工作状态,即线性区、饱和区、亚阈区和截止区;CMOS逻辑电路中MOS器件的栅泄漏电流与其工作状态有关.仿真结果与理论分析结果较符合,这些理论和仿真结果有助于以后的集成电路设计.     

环氧酚醛／镀锡薄钢板体系在功能饮料中的腐蚀行为

利用电化学阻抗谱（EIS）和电化学噪声技术,并结合扫描电镜、能量散射x射线谱等表面分析技术,研究了环氧酚醛／镀锡薄钢板体系在功能饮料中的腐蚀过程并探讨了腐蚀机制．实验结果表明,浸泡前3dEIS图呈现单容抗弧特征,涂层防护性能良好;浸泡28d后EIS图呈现双容抗弧特征,电解质溶液已经渗透通过有机涂层;220d后EIS图呈现3个时间常数的特征,镀锡层与基体金属发生了腐蚀;364d后EIS图又呈现单容抗弧特征,涂层基本失去防护性能．随浸泡时间的增加,电流噪声的幅值逐渐增加,表明腐蚀程度越来越严重．环氧酚醛／镀锡薄钢板体系在功能饮料中的腐蚀过程,大致分为3个阶段：①涂层的润湿过程;②腐蚀性离子的传输并引发腐蚀;⑧腐蚀加剧．其腐蚀机制首先是涂层发生破损形成微孔,接着是涂层下的镀锡层在功能饮料的有机酸中发生腐蚀;镀锡层遭到腐蚀破坏后,由于基体金属碳钢具有更高的电化学活性,腐蚀过程转化为碳钢基体的溶解．     

低噪声四管像素CMOS图像传感器设计与实现

基于SMIC 0.18gm工艺设计了一种低噪声的四管像素结构。通过在像素内增加传输管和存储节点实现了相关双采样,可同时消除固定模式噪声和随机噪声;采用Pinned光电二极管技术大幅降低了表面暗电流。所设计像素尺寸为3.6μm×3.6μm,并将其应用于一款648×488像素阵列CMOS图像传感器,经流片测试,图像传感器信噪比可达42dB,在25℃下表面暗电流为25mV／s（转换成电压表示的）。所设计的四管Pinned光电二极管像素结构相对于传统三管像素结构,具有较低的噪声和暗电流。     

基于Monte Carlo模拟的实际纳米MOSFET散粒噪声抑制研究

实验测量和理论结果均表明,随着MOS器件尺寸缩小到纳米尺度,其过剩噪声的主要成分将从以热噪声为主转变为以散粒噪声为主,且散粒噪声受费米抑制作用和库仑抑制作用．而目前对纳米MOSFET散粒噪声抑制的研究时,采取了完全不考虑其抑制,或者只是强调抑制的存在而并未给出具体的抑制分析．本文将采用蒙特卡罗（Monte Carlo）模拟方法对实际纳米MOSFET电流噪声进行数值模拟研究,并考虑费米作用和库仑作用对散粒噪声的抑制影响,分别得到费米抑制因子和费米与库仑共同作用时的抑制因子．在此基础上,重点考察栅极电压、源漏电压、温度和掺杂浓度对散粒噪声抑制的影响及其关系的理论分析,得到的模拟结果与文献给出的实验结果和介观理论结果相吻合．     

Implementation of a Toffoli gate with superconducting circuits

The Toffoli gate is a three-quantum-bit (three-qubit) operation that inverts the state of a target qubit conditioned on the state of two control qubits. It makes universal reversible classical computation possible and, together with a Hadamard gate, forms a universal set of gates in quantum computation. It is also a key element in quantum error correction schemes. The Toffoli gate has been implemented in nuclear magnetic resonance, linear optics and ion trap systems. Experiments with superconducting qubits have also shown significant progress recently: two-qubit algorithms and two-qubit process tomography have been implemented, three-qubit entangled states have been prepared, first steps towards quantum teleportation have been taken and work on quantum computing architectures has been done. Implementation of the Toffoli gate with only single- and two-qubit gates requires six controlled-NOT gates and ten single-qubit operations, and has not been realized in any system owing to current limits on coherence. Here we implement a Toffoli gate with three superconducting transmon qubits coupled to a microwave resonator. By exploiting the third energy level of the transmon qubits, we have significantly reduced the number of elementary gates needed for the implementation of the Toffoli gate, relative to that required in theoretical proposals using only two-level systems. Using full process tomography and Monte Carlo process certification, we completely characterize the Toffoli gate acting on three independent qubits, measuring a fidelity of 68.5?±?0.5 per cent. A similar approach to realizing characteristic features of a Toffoli-class gate has been demonstrated with two qubits and a resonator and achieved a limited characterization considering only the phase fidelity. Our results reinforce the potential of macroscopic superconducting qubits for the implementation of complex quantum operations with the possibility of quantum error correction.     

基于残差三阶累积量的跟踪门新方法

针对在有高斯量测噪声和杂波环境下的数据关联问题,提出了一种基于残差三阶累积量的跟踪门算法,通过对残差数据累计序列的三阶累积量的计算,抑制了高斯噪声对跟踪门的影响,且有效地排除了杂波的干扰,从根本上提高了跟踪门的性能.仿真实验结果验证了该算法的有效性和稳健性.     

低掺杂多晶硅薄膜晶体管阈值电压的修正模型

对低掺杂多晶硅薄膜晶体管的表面势进行分析,将表面势开始偏离亚阈值区、沟道电流迅速增加时所对应的栅压作为晶体管的阈值电压.考虑到多晶硅薄膜的陷阱态密度为单指数分布,通过对低掺杂多晶硅薄膜晶体管的表面势进行求解,推导出一个多晶硅薄膜晶体管阈值电压解析模型,并采用数值仿真方法对模型进行了验证.结果表明:新模型所得到的阈值电压与采用二次导数法提取的阈值电压相吻合.     

低掺杂多晶硅TFT阈值电压的确定和提取

通过对低掺杂多晶硅薄膜晶体管表面势的分析, 建立基于物理过程的阈值电压模型。当其表面势偏离亚阈值区时沟道电流将迅速增加,将此时所对应的栅压定义为阈值电压。基于多晶硅薄膜的陷阱态密度为单指数分布,通过对表面势进行化简与求解,建立了解析的阈值电压模型。器件数值仿真结果表明,采用二次导数法所提取的阈值电压值与本文所提出的阈值电压模型较好的匹配。     

单电子晶体管/场效应管混合存储单元数值分析

基于背景电荷不敏感单电子晶体管／场效应晶体管混合存储单元利用单电子晶体管源漏电流随栅电压周期振荡的牲工作,以半经典的单电子正统理论为基础,采用计算机数值模拟的方法,分析了背景电荷不敏感单电子晶体管／常规场效应晶体管混合存储单元的工作原理和基本特性,提出了存储单元中分别以三结电容耦合单电子晶体管和电子旋转栅替代双结单电子晶体管的新结构,其主要思想是通过增加单电子器件中的串联随道结数来抑制各种噪声。模     

Experimental demonstration of a robust,high-fidelity geometric two ion-qubit phase gate

Universal logic gates for two quantum bits (qubits) form an essential ingredient of quantum computation. Dynamical gates have been proposed in the context of trapped ions; however, geometric phase gates (which change only the phase of the physical qubits) offer potential practical advantages because they have higher intrinsic resistance to certain small errors and might enable faster gate implementation. Here we demonstrate a universal geometric pi-phase gate between two beryllium ion-qubits, based on coherent displacements induced by an optical dipole force. The displacements depend on the internal atomic states; the motional state of the ions is unimportant provided that they remain in the regime in which the force can be considered constant over the extent of each ion's wave packet. By combining the gate with single-qubit rotations, we have prepared ions in an entangled Bell state with 97% fidelity-about six times better than in a previous experiment demonstrating a universal gate between two ion-qubits. The particular properties of the gate make it attractive for a multiplexed trap architecture that would enable scaling to large numbers of ion-qubits.     

一种运动车辆的阴影消除新方法

针对运动车辆阴影消除时可靠性和实时性难以兼容的问题,提出一种基于彩色检测线的线间差分的阴影消除新方法.通过检测运动区域四周方向线的线特性确定出运动区域所属的车辆/阴影模型,结合车辆/阴影模型和运动区域找到检测线,再利用检测线在彩色空间内的线间差分和检测线的属性找到阴影和车辆的分界点,进而根据分界点找到车辆和阴影的分界,从而实现阴影的消除.由于利用了检测线在彩色空间中的颜色特性和检测线在灰度空间中的背景图像,因而新方法具有较强的噪声抑制能力,并提高了低亮度车辆的阴影消除效果.实验结果表明,所采用的阴影消除新方法不仅具有较高的可靠性,也具有较好的实时性.