基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

基于多值逻辑的8位条件和加法器

针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

RSFQ可控时钟信号发生器

设计了一种新的产生RSFQ时钟信号的电路,并利用W IN S软件对电路进行了模拟.它可以产生连续脉冲,脉冲的周期由电路中约瑟夫林传输线的长度决定,可以产生周期约10 ps的连续脉冲.经过扩展,这种电路能通过输入触发脉冲实现振荡的停止,从而产生固定个数的时钟信号,产生时钟信号的数目由启动信号和停止信号的时间差决定;在电路中使用多路开关,还可以在不改变硬件电路的条件下,通过输入触发信号来改变输出时钟信号的周期.     

基于开关电容技术设计高精度DFT

用二相时钟设计了对寄生电容低灵敏的开关电容单位延时器、正负比例器和加法器.这些基本开关电容元件电容值均相等,电路性能与电容值无关,与电容比无关.利用这些基本元件实现了开关电容离散傅里叶变换,并进行了最佳电容值和最佳电容比设计,使电路具有运算精度高,运算速度快和便于实现大规模集成等优点.此外,以4阶开关电容离散傅里叶变换为例,进行模拟实验,测试数据最大相对误差为0.012%.     

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

一种高速全加器运算单元

对集成芯片中一种常用单元电路——全加器,进行了结构和时延性能分析。通过运用布尔代数基本定律、定理,对全加器和函数进行全面处理,提取和函数最优化函数式。根据优化函数式,设计了高速全加器单元电路。这种电路与传统全加器单元电路相比,不仅结构简单,有利于集成,同时,由于电路传输延迟时间小,运算速度快。     

基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

三值光学计算机的40位乘法例程

针对三值光学计算机的特点, 利用其运算器可重构、数据位数众多、MSD 加法器无进位延时等优点, 设计并实现了一种用于三值光学计算机的40 位乘法例程. 该例程采用三值光学计算机中通用的MSD数表示数值, 通过三值逻辑中的M变换产生部分积, 再运用两两相加迭代的计算方法对部分积进行了MSD加法求和, 得到乘积, 其中M变换采用了一种比较特殊的快速变换实现方案, 而部分积的MSD 加法求和则采用流水技术来实现. 详细给出了这个乘法例程的具体实现步骤和模拟实验细节, 并与电子计算机中类似的乘法器做了运算复杂度对比分析.     

基于流水线的复数阵列加法器的设计与实现

复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描述后,在Modelsim6.0中完成了功能验证,在SyplifyPro7.0中完成了电路综合,并采用ISE7.1完成了布局布线。功能验证、电路综合及布局布线的结果表明设计正确,实现了复数加法运算,时序性能好,耗用资源少。