16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构——顶层进位级联超前进位加法器，该结构将超前进位加法器(CLA)底层进位改为顶层超前进位单元进位．给出了顶层进位级联超前进位加法器延迟时间公式．推导出该结构模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果，并归纳出优化设计规则．     

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.     

专用进位链优化设计

作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

一种快速超前进位加法器的优化设计

加法器是处理器的一个基本功能部件,随着处理器频率的不断提高, 对加法器的也提出了更高的要求.超前进位（CLA）是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,本文提出的CLA速度更快,面积更小,并给出了统计数据。     

基于多值逻辑的8位条件和加法器

针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

基于FPGA平台的电路级抗差分功耗分析研究

研究DPA攻击方法以及相应的电路级防护技术, 提出在FPGA (现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术, 随后在FPGA 平台上实现一个4 位加法器并进行功耗分析。实验结果表明, WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价, 可有效降低FPGA功耗与数据的相关性, 具有较好的抗DPA (差分功耗分析)攻击性能。     

基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

基于LabVIEW的虚拟实验的设计和实现

在LabVIEW软件中设计了一个虚拟实验平台,并实现了八选一数据选择器实验、四位串行加法器实验、用MSI实现组合电路实验、JK触发器实验等一系列实验.通过对虚拟实验平台的网络化,在互联网上任一终端输入服务器的URL地址即可进行远程实验.     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。