并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法，并在此基础上采用带进位强度的跳跃进位算法，通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明，该加法器不仅速度快于超前进位加法器，而且面积和功耗均小于超前进位加法器。     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。     

一种快速超前进位加法器的优化设计

加法器是处理器的一个基本功能部件,随着处理器频率的不断提高, 对加法器的也提出了更高的要求.超前进位（CLA）是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,本文提出的CLA速度更快,面积更小,并给出了统计数据。     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构——顶层进位级联超前进位加法器，该结构将超前进位加法器(CLA)底层进位改为顶层超前进位单元进位．给出了顶层进位级联超前进位加法器延迟时间公式．推导出该结构模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果，并归纳出优化设计规则．     

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.     

超前进位加法器优化设计的结构参数约束

在超前进位加法器基本单元电路及其组合方案优化设计的基础上，将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束，推导出了组位数ljm模块层数Mj与门电路最大扇入Nfanin（max）、扇出Nfanout（max）的约束公式．公式给出了超前进位加法器结构参数（ljm、Mj）在优化设计中的约束，为超前进位加法器的优化设计规则奠定了基础．     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

专用进位链优化设计

作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。     

基于多值逻辑的8位条件和加法器

针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。     

二进制有符号码与补码的快速转换电路研究

通过对二进制有符号码的基础进行编码，推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算。提出了一种超前进位选择（CLSA）的混合加法器并行结构，能够快速地将二进制有符号码转换成二进制补码。该方法将运算延迟时间从串行转换的O（n）降低到O（1bn），为利用有符号码进行快速算术运算单元和高性能数字信号处理器的设计提供了可能。     

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

基于逻辑查阅表和多路开关库的现场可编程门逻辑的延时优化

早先对ＦＰＧＡ的延迟优化工作主要集中在减少关键路径中各元胞块的级数，但缺少用以控制元胞块增加的有效方法。在ＦＰＧＡ的情况下，所使用的元胞块数量也会在很大程度上影响布线后的最终延迟，因为大多数延迟是由存在的可编程互连所引起的布线延迟。文中讨论了两类ＦＰＧＡ即基于查阅表的ＦＰＧＡ和基于多路开关复用器的ＦＰＧＡ的延迟优化，提出了可用于逻辑优化阶段的一种新的延迟优化方法，可以解决元胞块组数的减少与元胞块数的增加之间的矛盾。已经完成了一组试验例子，以证明所提出的方法的有效性。