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1.
研究DPA攻击方法以及相应的电路级防护技术,提出在FPGA(现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术,随后在FPGA平台上实现一个4位加法器并进行功耗分析。实验结果表明,WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价,可有效降低FPGA功耗与数据的相关性,具有较好的抗DPA(差分功耗分析)攻击性能。  相似文献   
2.
提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证,结果表明功能正确,数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比,动态可重构的设计方法提高了算法设计的灵活性,节约了数字系统硬件实现的资源。  相似文献   
3.
基于经典的系统设计流程,设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器.在系统级,利用系统建模工具MATLAB,完成了数字下变频器的行为建模及其功能划分;在电路级,完成了数字下变频器中主要功能模块的VLSI实现及其功能仿真.考虑到系统实现的复杂性及其硬件资源,对于数字滤波器,采用CSD和RAG等优化策略;对于数控振荡器,采用一种新型的结合LUT和CORDIC算法优点的混合算法实现方案.最后,搭建了基于Xilinx VirtexII XC2V1000-4FG256 FPGA的家庭网络无线通信系统验证平台,完成了数字中频下变频器的功能验证.  相似文献   
4.
针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16 蛇形扫描寄存器阵列, 8×8 PE阵列,4×4 SAD加法树和四步可变块运动矢量生成器组成.在有效保持所有的H.264宏块特性的基础上,相对于宏块级的VBSME结构,通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术,主要的数据通道宽度缩减到25%, 硬件代价缩减到37%,关键路径延时由9.8 ns减少到8.2 ns,功耗约降低了50.3%.  相似文献   
5.
针对H.264视频编码标准关键技术52级标量量化的VLSI实现中,综合考虑速度和面积因素,传统结不适用H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6 MHz ,能够满足4096×2304 @120 Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100 MHz时,等效门和功耗分别节省了38 %和30 %。  相似文献   
6.
基于传统的时域并行相关的能量检测技术提出一种资源优化方法,通过两步相关法和分时共享技术进行相干积分,对某一估计频率下的1023个不同的码相位进行并行处理,在采样频率为16.368MHz的条件下所需相关器数量减少为未优化前的1/102.3。用Verilog硬件描述语言实现了采用优化技术的能量检测器,给出了FPGA实现结果和Design Compiler的综合结果。测试结果表明,在预检测积分时间为2s,C/N0=21dB-Hz,虚警概率为0.097%时,捕获概率可达到90%。  相似文献   
7.
一种在FPGA上实现FIR数字滤波器的资源优化算法   总被引:2,自引:0,他引:2  
针对原有在FPGA上实现高速FIR滤波器的移位加算法,进一步分析了算子调度的具体过程,讨论了在不同情况下该算法所能达到的最省资源的算子调度方案,并提出了优化的具体规则.在Xilinx spartan3系列FPGA上的实现结果表明,对于16阶固定系数FIR滤波器,相比于原有的移位加算法以及Xilinx CoregenTM生成的同等规模的分布式算法滤波器,采用优化算法后的FIR滤波器可节省资源分别达11.7%和29.7%.  相似文献   
8.
高速并行BCH译码器的VLSI设计   总被引:1,自引:0,他引:1  
提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构.同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快.针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况.基于提出的并行结构,在SIMC 0.18 μm的标准CMOS工艺下,实现了8位并行处理(4359,4320)BCH的译码器,结果表明在面积为0.31 mm2时,时钟频率可以达到248 MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍.  相似文献   
9.
针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6 MHz, 能够满足4096×2304@120 Hz视频的实时处理要求.该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13 μm工艺单元库,综合时钟频率设为100 MHz时,等效门和功耗分别节省了38%和30%.  相似文献   
10.
提出了一种基于 SDF(single-path delay feedback)结构的低功耗 FFT 处理器.该 FFT 处理器使用了根据输入数据的统计分布特征的功耗优化方案.详细分析了该方法的优缺点,并提出了相应的改进方案.使用中芯国际0.18μm 工艺设计实现了一个 64 点的 FFT 处理器,通过比较发现对于特定的数据流,大约可以节省 15% 的功耗.  相似文献   
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