一种采用标准数字单元实现的5bit 100MS/s全数字闪烁型模数转换器

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保持电路的开关和保持电容也使用数字库中的合适器件代替.该模数转换器完全采用标准数字单元库中的单元搭建而成,与传统实现方法相比,在功耗、面积及设计复杂度上均有了较大程度的改善.电路采用TSMC 65nm工艺设计,核心面积为0.02mm2,在采样频率为100MS/s的情况下,后仿真功耗低达0.6mW,SFDR为37.89dB,ENOB为4.55bit.     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

应用于全数字锁相环中的精度可调的时间数字转换器（英文）

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

一种基于延时线的全数字脉冲式超宽带发射机

本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW.     

基于电流复用与有源电感的UWB LNA

设计了一款超宽带低噪声放大器(UWB LNA).采用Cascode-共基极电流复用结构,直流通路时能有效降低功耗,交流通路时增加了电路的增益,并且保持了Cascode结构高反向隔离性的优点.采用有源电感替代输出级的螺旋电感,减小了芯片面积,并且通过改变有源电感等效电感值的大小,实现UWB LNA增益的调节功能.基于Jazz 0.35μm SiGe BiCMOS工艺,利用射频/微波集成电路仿真工具ADS对该UWB LNA进行了验证.结果表明:在3.1~10.6GHz频段内,增益大于14.1dB,噪声系数小于4.0dB,输入与输出反射系数均小于-10dB,频率为7GHz时输入三阶交调点为-11dBm,功耗为19.75mW.     

基于数字延时锁相环的FPGA IO延时管理电路

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.     

带有源巴伦的CMOS宽带低噪声放大器设计

设计了一种400～800 MHz带有源巴伦的低噪声放大器(balun-LNA).电路输入级采用共栅结构实现宽带匹配,输出端使用共源漏技术来实现巴伦功能,将单端输入信号转变为差分输出信号,利用参数优化设计来降低噪声性能.电路采用TSMC 0.18 μm RF CMOS工艺仿真,结果表明:在400～800 MHz工作频段内,balun-LNA的输入反射系数小于-12 dB,噪声系数为3.5～4.1 dB,电压增益为18.7～20.5 dB,在3.3V电压下功耗约为17.8 mW.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

单载波超宽带下判决反馈均衡器芯片优化设计

单载波超宽带通信系统的均衡在芯片实现中面临高吞吐率、高性能和低复杂度3方面问题。该文从广播结构电路表达、delayed-sign-LMS系数更新算法和寄存器重采样芯片设计方法学3个角度提出一种适合芯片实现的判决反馈均衡(DFE)结构。该结构以标准LMS-DFE为基础,克服自适应反馈滤波器中迭代界对吞吐率的影响,解决广播结构中输入高扇出带来的延时和功耗问题。仿真结果表明:与直接结构LMS-DFE相比,该结构性能损失在0.1dB之内。芯片综合表明,基于Smic.18 CMOS工艺,吞吐率达到125Mb/s,与广播结构delayed-LMS-DFE相比,面积减少23%,功耗降低33%。     

联合波束形成与谱减法的麦克风阵列语音增强算法

考虑到封闭环境的散射噪声场中，传统波束形成方法及单通道谱减法对噪声抑制的局限性，提出一种将波束形成方法与谱减法相结合的麦克风阵列语音增强方法．该方法首先通过波束形成器的空间滤波作用，将波达方向不同的语音信号和噪声信号加以区别，再经过延时补偿单元的相应处理，从而达到衰减噪声的目的，然后采用谱减法对波束形成器输出端的残留噪声进行后置处理．仿真实验结果表明。在小房间混响情况下，与其他方法相比，该方法不仅运算量小。而且具有良好的噪声抑制性能．     

基于分数时延的宽带自适应波束形成

对于宽带信号,基于移相的窄带波束形成方法会导致方向图波束指向的偏移和主波束畸变,并且无法有效地抑制宽带干扰。该文提出了基于数字时延加抽头延迟线(tapped delay line,TDL)结构的宽带自适应波束形成方法。该方法采用数字时延滤波单元补偿宽带信号在波束指向上的相位和包络偏移,并用基于TDL的空时二维滤波处理抑制宽带干扰。分析和实验结果表明,该方法可以有效地合成空间宽带波束并抑制宽带干扰,提高信干噪比(signal-to-in-terference-plus-noise ratio,SINR)增益。     

新型高线性度双平衡CMOS混频器芯片的设计

设计了一款用于无线通信射频系统的新型双平衡混频器芯片,该混频器的输出信号中不存在与射频输入信号相关的二次非理想项,具有高线性度.该混频器基于新型乘法器结构,在两个工作于线性区的对称金属氧化物半导体(MOS)晶体管的源、漏两极加入差分射频信号,在其栅极加入差分本振信号,从而以低复杂度方式实现射频信号与本振信号的双平衡混频或相乘;采用差分推挽放大器及源随器作为芯片的输出缓冲接口,改善了芯片与片外电路之间的隔离度,提高了功率增益和输出匹配性能.芯片采用0.18 μm射频(RF)互补金属氧化物半导体(CMOS)工艺流片,实现超宽频带范围内的信号混频或相乘,1 dB压缩点2.9 dBm,三阶交调16 dBm,总功耗25 mW,芯片性能良好,可以满足高性能、超宽带、高速无线通信系统的要求.     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

双包层Er^3＋／Yb^3＋共掺光纤放大器系统结构设计及其性能分析

基于光传输方程,数值分析了所设计的双包层Er^3＋／Yb^3＋共掺光纤放大器系统结构在980nm泵浦下,输出信号功率和噪声特性;讨论了它们随输入信号功率、输入信号波长、泵浦信号波长和光纤包层面积的关系。结果表明,该系统结构在输入信号小于-30dBm,激活光纤长度为4m时,输出信号功率超过10dBm,增益高于35dB,噪声系数受光纤内包层与纤芯面积之比影响较大,且小于3．5dB．     

应用于OFDM之3．1～8．0GHz超宽带接收机前端芯片设计

使用TSMC0．18μmCMOS工艺实现3．1～8．0GHz超宽带接收机前端电路芯片设计,并利用ADS软件进行仿真、电路参数调整。电路架构包括：单端输入差动输出之超宽带低噪声放大器、Balun（Balance-unbalance）以及差动输入／输出的超宽带降频混频器,主要特点是在低噪声放大器输出端和混频器之间加入Balun,提升电路性能并减少芯片面积。芯片测试结果：在供给电压1.8V下,频宽为3．1～8.0GHz,S11〈-15。3dB,转换增益为24．6dB,功率消耗为37.98mW;包台接脚,芯片面积0．985（0.897×1.098）mm2。     

空-时二维步进频MIMO雷达宽带信号处理研究

为实现多输入多输出(MIMO)雷达距离高分辨,提出了空时二维步进频加线性调频的发射信号模型.MI-MO雷达采用空-时二维步进频的发射信号模型,可以将宽带信号处理分为接收波束形成、脉冲压缩、发射波束形成、慢时间维信号合成4个部分.发射信号分集给系统带来更多自由度的同时,也使信号处理变得更为复杂.仿真结果表明,当发射阵列规模较大时,MIMO雷达能在一个脉冲重复周期(PRT)内实现宽带信号合成,避免了常规宽带雷达的运动补偿问题.     

基于多线接收的延时乘累加超声波束形成算法

基于超声成像对于高帧频的需求特性，提出了一种基于多线接收的延时乘累加(multi-line acquisition delay multiply and sum， MLADMAS)超声波束形成算法.该算法首先借助于多线接收技术，由一条传输线得到多条合成传输线，再利用复杂度更低的延时乘累加算法，并行进行波束形成操作，以得到多条接收线输出结果.仿真实验结果表明，与传统的延时叠加算法相比，MLADMAS算法能在将帧频提高两倍的同时，得到质量更好的图像，其评价指标FWHM，PSL和CR分别提高了28.49%，26.29%，26.06%.当使用幅度变迹时，MLADMAS算法的性能进一步改善.     

未知信源数条件下基于合成空间谱的弱信号DOA估计方法

针对强弱信号并存时信源数和弱信号波达方向难以准确估计的问题,提出了一种基于合成空间谱的弱信号DOA估计方法.该方法将阵列的特征波束通道输出进行加权叠加,并用其对噪声子空间逼近法的空间谱函数进行方位加权,得到合成空间谱对弱信号DOA进行估计.本方法无需信源数目已知的先验信息.相比于已有的基于特征波束形成的弱信号DOA估计法,本方法在多个弱信号来波方向较接近时具有更好的估计性能,仿真结果证实了本方法的有效性和优势.     

2.4 GHz频段射频前端高线性度SiGe低噪声放大器设计

为满足高性能射频前端接收部分对高线性度的需求，基于SiGe BiCMOS工艺设计并实现了一款工作在2.4 GHz频段的高线性度低噪声放大器（Low Noise Amplifier，LNA）.该放大器采用Cascode结构在增益与噪声之间取得平衡，在Cascode结构输入和输出间并联反馈电容，实现输入端噪声与增益的同时匹配.设计了一种改进的动态偏置有源电流镜以提升输入 1 dB压缩点及输入三阶交调点的线性度指标.为满足应用需求，LNA与射频开关及电源模块集成组成低噪声射频前端接收芯片进行流片加工测试.测试结果表明：在工作频率2.4 ~2.5 GHz内，整个接收芯片增益为14.6 ~15.2 dB，S11、S22<-9.8 dB，NF<2.1 dB，2.45 GHz输入1 dB压缩点为-2.7 dBm，输入三阶交调点为+12 dBm.芯片面积为1.23 mm×0.91 mm.该测试结果与仿真结果表现出较好的一致性，所设计的LNA展现出了较好的线性度表现.