通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

一种低噪声交叉耦合结构集成石英晶体振荡器

通过改进电路结构,采用CMOS交叉耦合结构提供负阻,设计一种20 MHz的集成石英晶体振荡器.在该振荡器中,采用共模反馈使其输出稳定的直流电平,并增加RC高通滤波器和预抑制电路降低其相位噪声.基于NUVOTON 0.35μm CMOS工艺,利用Cadence Spectre对电路进行仿真,结果表明,在电源电压为3.3V,偏置电流约400μA时,该振荡器的起振时间约为1.5ms,输出波形峰-峰值为1.08V,输出直流电平约为801.6mV.输出信号频率为19.95 MHz,相位噪声分别可以达到-155dBc/Hz@1kHz,-164dBc/Hz@10kHz.     

一个1.2 V用于超宽带收发器的低抖动锁相环

设计了一款应用于超宽带无线收发器中的低抖动、低功耗、多相位输出、输出频率为528MHz和132 MHz的锁相环,包括了高频特性好的鉴频鉴相器、低电压抗抖动的电荷泵、经典的低电压对称负载差分延迟单元以及duty-buffer的双转单电路等.设计采用SMIC 0.13μm CMOS工艺,电源电压1.2 V.对电路进行了电路级仿真和系统级稳定性分析,并完成了版图设计和后仿.根据后仿结果,在TT@75℃、振荡频率为528 MHz情况下,周期抖动的p2p值为1 ps,功耗仅为4 mW.     

一种频率锁定式信号源的控制电路的分析

采用锁相稳频技术的信号源其输出频率具有范围宽、稳定度高及连续可调的特点。本文对一种频率锁定式信号源的控制电路,即三个锁相环电路进行了简要分析。该信号源的输出频率为10kHz～10MHz。     

一种新型低压低功耗伪差分环形压控振荡器设计

基于交叉耦合技术提出了一种新型低压低功耗伪差分环形压控振荡器(VCO).电路整体包括新型伪差分环形压控振荡器、输出整形缓冲(buffer)电路两个部分.在VCO电路中采用了尾电流源控制的反相器为基本延时单元,实现了一种新型低压低功耗伪差分环形振荡器设计,并采用线性化技术改善调节线性度.利用输出buffer对VCO输出波形进行整形,消除了这种结构下输出摆幅受到尾电流源影响而不能达到轨到轨摆幅的限制.基于0.13μm标准CMOS工艺,利用cadence spectre进行仿真验证,前仿真结果表明在电源电压为1.2V时,该VCO相位噪声为-100.58dBc/Hz@1 MHz,功耗为0.92mW,在0.45~1V的电压范围内,频率调谐范围宽达0.303~1.63GHz,具有非常好的调节线性度,在电源电压为1V时仍然能正常工作.     

基于PHEMT工艺的5 GHz锁相环芯片

给出了基于0.2 μm砷化镓赝晶高电子迁移率器件工艺设计的高速锁相环芯片的电路结构、性能分析与测试结果.芯片采用吉尔伯特结构的鉴相器和交叉耦合负阻差分环形压控振荡器,总面积为1.15 mm×0.75 mm.锁定时中心工作频率为4.44 GHz,锁定范围约为360 MHz,在100 kHz频偏处的单边带相位噪声约-107 dBc/Hz,经适当修改后可应用于光纤通信系统中的时钟数据恢复电路.     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用，设计一款低噪声、快速锁定的高性能锁相环电路，作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间，以减小鉴频鉴相器的死区效应，降低锁相环整体电路的杂散；其压控振荡器采用4 bit二进制开关电容的方法，将输出频率划分为16个子频带，以获得较大的输出频率范围，同时又不增加压控振荡器的增益；在SMIC 55 nm工艺下完成锁相环电路版图设计，核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz，1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示，RMS 抖动和峰峰值抖动分别为287 ps和134 ps，整体电路功耗为37 mW。     

可用于快速稳定PLL的低时钟抖动VCO设计

设计了一种基于电流控制逻辑（CSL）架构的650MHz环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,加了一个电压增益较大的放大器构成有源负反馈以提高抗电源噪声的能力.同时也提出了一种阻尼因子控制电路结构,使该VCO可用于快速稳定的锁相环(PLL).该VCO采用和舰0.18μm双阱CMOS工艺仿真,在频率为20MHz、峰—峰值为200mV的高频电源噪声下,其峰-峰抖动和RMS抖动分别为22.649ps和7.793ps。该VCO输出频率为650MHz,占空比约为52%,增益(Kvco)为925.88MHz/V,线性度良好,在1.8V的直流电源下功耗约为0.7mw。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

应用于WSN的0.5 V 4.8 GHz CMOS LC VCO设计

为设计一个可应用于无线传感网的0.5 V 4.8 GHz CMOS LC压控振荡器,采用传统差分负阻结构的电感电容VCO核心电路,添加开关电容阵列增大VCO的调谐范围,利用升压电路和反相器的组合提高控制信号产生电路的性能,通过调节负阻管的宽长比等方法来优化VCO的相位噪声性能,保证VCO能在0.5 V的低供电电压下稳定工作,相位噪声达到-119.3 dBc/Hz@1 MHz,VCO的频率调谐范围为4.3~5.3 GHz,相位噪声小于-115 dBc/Hz@1 MHz,最低可达-121.2 dBc/Hz@1 MHz,核心电路电流约为2.6 mA,满足无线传感网的应用要求。     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

0.0068mm2自校准电路在锁相环中的应用

提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。     

用于超小型快速截获接收机的频率合成器

该文针对超小型快速截获接收机的需求，研究了锁相式频率合成技术，采用宽带锁相环和电压预置法来提高频率捷变速度，同时，采用带阻滤波器，相位补偿电路来改善宽带锁相环的杂散性能和稳定性。     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.