钇铁石榴石振荡器的S波段频率综合器的设计

针对现代雷达系统以及一些精密测量仪器所需要的超宽带、微小步进、低相位噪声本振源的问题,提出了一种采用钇铁石榴石振荡器为主的锁相环内插直接数字频率合成器方案.实现了S波段2～4 GHz频率范围内微小步进频率源的研究与设计.实验表明：采用钇铁石榴石振荡器频率综合器的相位噪声与动态范围都优于采用一般压控振荡器的频率综合器.     

一种线性化轨对轨调节压控振荡器设计

为了解决控制电压范围小、调谐增益过大导致压控振荡器（voltage controlled oscillator, VCO）对控制线噪声抗干扰能力弱的问题，设计了一种高度线性化轨对轨频率调节的压控振荡器。采用SMIC 0.18μm CMOS工艺，设计了电压转电流电路实现控制电压与电流饥渴型振荡器尾电流的轨到轨线性转化，进而实现振荡频率的轨到轨线性调节；并且利用缓冲器优化振荡波形以适应锁相环系统应用。Cadence Spectre仿真结果表明，振荡器在1.8 V的轨对轨控制电压范围内都具有很好的线性，调谐增益为183 MHz/V，频率范围为0.89～1.22 GHz，中心频率1.06 GHz，功耗仅有227.8μW。本文设计适用于锁相环的集成应用，可为压控振荡器的设计提供支持。     

780/868/915MHz频段无线传感器网络低功耗电流复用频率综合器

提出了一种适用于780(中国)/868(欧洲)/915(美国)MHz频段无线传感器网络收发机的低功耗频率综合器,采用电流复用技术使压控振荡器(VCo)和分频器共享偏置电流从而降低了功耗.集成了新型锁定检测门限可编程的锁定检测器用于锁相时间指示.频率综合器采用0.18 μm CMOS工艺进行验证和测试.测试结果显示:频率...     

2．4GHzCMOS双平衡混频器的设计与仿真

设计了工作在2.4GHz基于Gilbert单元为核心的CMOS有源双平衡混频器.为改善系统噪声性能,在混频器中变频增益增加了分流源单元和耦合电感单元.混频器RF、LO和IF频率分别为2.4 GHz、2.402 GHz和2 MHz.采用SMICO.18μm CMOS工艺进行仿真,在1.8 V电源电压下,混频器转换增益为23dB、噪声系数为8.58 dB、三阶输入截止点为-7.8 dBm、功耗为9.54 mw.     

适用于多边带频分复用超宽带系统的CMOS频率综合器

采用整数分频锁相环、单边带混频器、多相位滤波器、频率选择器设计了适用于多边带频分复用超宽带系统的频率综合器.该频率综合器可以产生3.432,3.96,4.488 GHz 3个频率信号,仿真结果表明该电路提供大于35.29 dB,边带杂散抑制性能,频率信号之间的切换时间小于1.35 ns,相位噪声积分为2.62°,满足了超宽带通信系统收发机对于本地时钟性能的要求.频率综合器采用0.18μm RF CMOS工艺设计,在1.8 V电源电压下,总功耗为66.6 mW.     

一种适应PVT偏差的4GHz双重反馈环形振荡器

在分析传统环形振荡器的基础上,设计了一种新型高频、低噪声环形振荡器.采用改进的全开关状态的延时单元和双重反馈环结构,克服了传统环形振荡器振荡频率低、噪声性能差的缺点,可以有效抑制PVT(Pro-cess Voltage Temperature)偏差对频率的影响.采用TSMC0.18μm CMOS工艺参数,电源电压1.8V,功耗为37.5mW.仿真得到在振荡器中心频率为4GHz时的单边带相位噪声为95.6dBc/Hz@1MHz.     

电感及电容结构的压控振荡器电路设计与仿真

随着通信技术对射频收发机性能要求的不断提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节。针对压控振荡器设计过程中存在相位噪声这一核心问题,文中采用STMC 0.18μm CMOS工艺,提出了一种1.115 G的电感电容压控振荡器电路设计方案,利用Cadence中的Spectre RF对电路进行仿真。研究结果表明:在4～6 V的电压调节范围内,压控振荡器的输出频率范围为1.114 69～1.115 38 GHz,振荡频率为1.115 GHz时,在偏离中心频率10kHz处,100 kHz处以及1 MHz处的相位噪声分别为-90.9 dBc/Hz,-118.6 dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能。     

微波锁相稳频源

把三厘米速调管振荡源与5MHz石英振荡器(其顿率长期稳定度■1.9×10~(-8))进行相位锁定,使前者具有后者相同的烦率长期稳定度.速调管的频率在8.6GHz至10GHz频段内断续可调(△f=270MHz).系统中使用了作者设计的谐波混频器及驱动、扩捕电路.研制了顿率噪声的测量装置,并对系统进行了调频噪声的测量.     

GPS/BD 接收机中电感电容压控振荡器设计

采用TSMC 0.18 μm CMOS工艺,设计了一款宽调谐、低相位噪声、低功耗的电感电容压控振荡器(voltage controlled oscillar,VCO),用于接收北斗卫星导航系统的B1,B2频段信号和全球定位系统(global positioning system,GPS)的L1频段信号的射频接收机中.振荡器中采用了开关固定电容阵列和开关MOS管可变电容阵列,有效地解决了宽频率调谐范围和低相位噪声之间不可兼顾的问题,另外,采用了可变尾电流源的结构,使得振荡器在整个可调频率范围内输出电压的幅度变化不大.利用Cadence软件中Spectre对电路进行仿真.结果表明,振荡器频率调谐在2.958-3.418 GHz和2.318-2.552 GHz这2个频段内,在1.8V的供电电源电压下,功耗仅为3.06-3.78mW.当振荡器工作在3.2 GHz和2.4 GHz的中心频率时,其在1 MHz频偏处的单边相位噪声分别为-118 dBc/Hz和-121 dBc/Hz.     

优化耦合方式的低相位噪声宽带正交压控振荡器设计

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

用于超小型快速截获接收机的频率合成器

该文针对超小型快速截获接收机的需求，研究了锁相式频率合成技术，采用宽带锁相环和电压预置法来提高频率捷变速度，同时，采用带阻滤波器，相位补偿电路来改善宽带锁相环的杂散性能和稳定性。     

在锁相环吞脉冲频合器中实现可调小数分频

推导出了吞脉冲技术锁相环频率合成器的输出频率Ｆｏ、双模前置分频器的输出频率Ｆｐ和参考频率Ｆｒ之间的关系式．经宽覆盖（１３８．０００～１６７．０００ＭＨｚ）、高稳定度（１０－６）、多通道（每通道间隔２５ｋＨｚ）频合器实验论证，关系式成立．应用此关系式提出了一种新的小数分频理论和实现电路框图，该理论能解决单环频合器中高鉴相频率与高频分辨率之间的矛盾．     

基于Multisim10的频率合成器仿真与实现

介绍了锁相环工作原理及在Multisim10仿真平台中构建锁相环仿真模型的方法,实现了锁相式频率合成器的仿真,给出了不同电路参数下的仿真结果,较好地解决了频率合成器的电路设计与优化。     

用于射频接收机的三阶多级Σ-△调制小数分频频率合成器的实现

基于TSMC 0.18 μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器. 设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗. 仿真结果表明,该频率合成器可以在900 MHz～1.4 GHz的频率范围内产生间隔为25 kHz的输出信号. 在1.2 GHz输出时,偏离载波频率1 MHz处的相位噪声可以达到-106 dBc/Hz, 锁定时间小于10 μs.      

Δ-Σ频率合成器带外量化噪声抑制技术

基于对电荷泵电流不匹配引起的高阶Δ-Σ调制器（DSM）量化噪声建模,提出一种改进型小数分频频率合成器（Frac-N）模型,即：在传统小数分频频率合成器的反馈支路上嵌入一个不含分频器的宽频带锁相环（PLL）构成的噪声滤除器（NF）。另外,为了减小鉴频鉴相器（PFD）输入端相位误差,设计了一个线性度能达到89%的电荷泵。该频率合成器采用0.18μm CMOS电路实现,仿真结果表明采用该噪声滤除技术可以对高阶DSM产生的带外量化噪声进行有效抑制。     

8～12.4GHz宽带频率合成器的设计

研究采用将ADI公司的ADF4350频率合成芯片输出信号多次倍频的方法来实现X波段的频率合成器。ADF4350频率合成器具有内置片上VCO(压控振荡器)和PLL(锁相环),集成度高、相位噪声低,工作频带宽,广泛用于无线电基础设备及测试设备,无线LAN,CATV和时钟发生器中。该频率合成器输出频率范围8~12.4G,频率步进50 MHz,相位噪声低于-75dBc@10kHz。     

锁相环频率合成器

阐述了锁相环的电路结构和工作原理，并给出一种由集成锁相环CC4046构成的频率合成器设计方案．     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。