基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

L,S波段宽频带、低相噪混频锁相频率合成器

分析了宽频带、低相噪锁相频率合成器的设计方法,并给出宽频带、低相噪频率合成器的设计方案.采用分段混频分频PLL频率合成器,实现了基于大规模锁相集成芯片Q3236的宽带锁相频率合成器.其输出频率为1 000～2 160 MHz,频率步进20 MHz,相位噪声优于-98 dB/Hz(偏离载频1 kHz处),杂散抑制优于60 dB,输出功率Pm＞8 dB.测试结果表明,该设计有效地扩展了信号带宽,达到了极低的相位噪声.     

基于输出电压摆幅提高的超低相位噪声VCO设计

本文提出了一种新型的超低相位噪声VCO结构,该结构能够在不增加额外电感、不增大芯片面积的前提下,实现输出电压摆幅的大幅度提高,使得摆幅可以高于供电电压且低于地电位,进而改进VCO的相位噪声。采用TSMC 0.13 μm CMOS工艺对该VCO进行设计。芯片测试结果表明：该VCO的振荡频率为5.5 GHz～6.2 GHz,在5.8 GHz振荡频率处,相位噪声达到-126.26 dBc/Hz@1 MHz,消耗的功耗为2.5 mW。归一化FOM指标达到-197.5 dBc/Hz。     

基于小数分频锁相技术的S频段信号源设计

基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器。通过单片机的逻辑控制,该信号源可实现137.5~4 400MHz频率范围内任意步进频点的合成。实测结果表明,该S频段小数分频锁相环频率合成器具有优良的相位噪声和杂散抑制,以及较高频率分辨率。     

基于TD-SCDMA的波形发生器中频率合成器的研究和设计

简单介绍了频率合成技术,利用Σ-Δ技术对分数频率合成器进行了研究和设计。该频率合成器主要的子单元电路包括Σ-Δ调制器、压控振荡器和环路滤波器。最后利用ADS软件对所设计的频率合成器进行了性能仿真,结果表明,本文设计的频率合成器可以满足88MHz～132MHz动态范围的高精度、高稳定度的时钟信号输出,并且通过算法能够实现88MHz～132MHz动态范围时钟信号的灵活切换。     

一种测速测距频率合成器的设计

为了解决传统单频连续波只能测量车辆速度,不能测量车辆的距离的问题,给出了一种测速测距的频率合成器的设计方法。针对传统的调制连续波进行分析,采用小数N锁相器ADF4159设计了扫频频率合成器,输出频率范围为24GHz~24.2GHz的宽带频率信号。重点介绍元器件的选择和锁相电路的设计,并用ADIsim PLL软件进行频率合成器的优化。仿真结果验证了电路的可行性。     

8～12.4GHz宽带频率合成器的设计

研究采用将ADI公司的ADF4350频率合成芯片输出信号多次倍频的方法来实现X波段的频率合成器。ADF4350频率合成器具有内置片上VCO(压控振荡器)和PLL(锁相环),集成度高、相位噪声低,工作频带宽,广泛用于无线电基础设备及测试设备,无线LAN,CATV和时钟发生器中。该频率合成器输出频率范围8~12.4G,频率步进50 MHz,相位噪声低于-75dBc@10kHz。     

一种基于延时线的全数字脉冲式超宽带发射机

本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW.     

C波段数字锁相频率合成器的设计

介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

一种X波段宽带快速跳频频率源

针对快速跳频和低杂散的要求,提出一体化频率源设计方法,综合考虑了高速鉴频鉴相、大环路带宽设计和系统级直接数字合成(DDS)频率规划.利用这种设计方法,采用DDS激励快速锁相环(FL-PLL)结构,成功设计并实现了一种宽带快速跳频X波段频率源.实测结果表明,其输出频带为10.5～11.5 GHz;在极端1 GHz频率跳变条件下,正向跳频时间为0.42μs,负向跳频时间为0.30μs;无失真动态范围为—61.3 dBc;相位噪声为—100dBc/Hz@1kHz;最小跳频间隔为12 Hz.     

基于LTCC技术频率源的设计与实现

基于LTCC技术,设计制作了一款小型化频率源。该频率源采用单环锁相电路实现,并将输出滤波器集成在LTCC基板内,实现了电路的小型化,锁相环电路板面积仅为20 mm×20 mm。同时给出了该频率源的组装及调试过程,经测试,该频率源输出频率为12.5～13.5GHz,相噪为-80 dBc/Hz@1kHz。     

A wideband LC-VCO for MMMS applications

A fully integrated wideband voltage-controlled-oscillator(VCO) based on current-reused topology is presented. The overall scheme contains two sub-VCOs, which are controlled by a switch to cover a wide output frequency range. Fabricated in TSMC 65 nm CMOS technology, the measured output frequency of the VCO ranges from 3.991 GHz to 9.713 GHz,achieving a tuning range of 83.5%. And the worst and best phase noise at 1 MHz offset are-93.09 dBc/Hz and-111.97 dBc/Hz, respectively. With a 1.2 V supply voltage, the VCO core consumes a current of 3.7-5.1 mA across the entire frequency range. The chip area is 0.51 mm~2, including the pads. Moreover, the proposed VCO provides a figure-of-merit-with-tuning-range(FOM_T) of-191 dBc/Hz to-197 dBc/Hz.     

0.0068mm2自校准电路在锁相环中的应用

提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。     

钇铁石榴石振荡器的S波段频率综合器的设计

针对现代雷达系统以及一些精密测量仪器所需要的超宽带、微小步进、低相位噪声本振源的问题,提出了一种采用钇铁石榴石振荡器为主的锁相环内插直接数字频率合成器方案.实现了S波段2～4 GHz频率范围内微小步进频率源的研究与设计.实验表明：采用钇铁石榴石振荡器频率综合器的相位噪声与动态范围都优于采用一般压控振荡器的频率综合器.     

伪随机序列捷变频跳频频率合成器的研制

研究一种跳频通信机低杂散、低相噪快速捷变频率合成器的实现途径。该合成器采用DDS芯片（AD9852）激励PLL（Q3236）的方案,控制单元采用TI公司的DSP芯片TMS320C31,将DDS极高的频率分辨力与锁相式频率合成器较高的工作频率结合起来,获得了更高的频率合成性能,其主要技术指标为：相位噪声小于-100dB/Hz（偏离载频1kHz处）,杂散电平小于-60dB。     

采用介质谐振器的高稳定度GaAs FET振荡器

在对介质谐振器特性及其反馈电路特性分析的基础上，采用微波集成电路技术研制出一种新型的用介质谐振器作为反馈电路且具有高频率稳定度的GaAs FET振荡器，并考虑了该振荡器的偏置电路，结果表明，该振荡器具有大于1000的外部品质因素；在振荡频率为11．85GHz，输出功率为70mW时，其效率为20％，大于1000MHz的调谐范围，用同样的微带电路形式，用5种不同的介质谐振器可以得到9－14GHz的振荡频率，在－20℃-60℃温度范围内可以得到低于150kHz/℃的高频率稳定度。