一种应用于射频接收机的电流舵电荷泵设计

电荷泵锁相环(charge pump phase-locked loop, CPPLL)作为频率合成器(frequency synthesizer, FS),广泛应用于接收机中来提供低杂散、低噪声、高频谱纯度的本振(local oscillator, LO)信号。电荷泵(charge pump, CP)作为关键模块之一,其存在的非理想效应以及失配会带来更高相位噪声影响锁相环(phase-locked loop, PLL)频率综合器输出本振的频谱纯度。基于台积电(Taiwan semiconductor manufacturing company,TSMC ) 0.18 μm CMOS工艺,采用电流舵电荷泵结构并加入泄漏电流模块设计了一款低电流失配率、低相位噪声的电荷泵电路,较好地克服了传统电荷泵所存在的非理想效应,使整个电荷泵电路的相位噪声保持在较低的水平。利用Cadence Spectre对电荷泵的整体性能进行仿真。仿真结果表明,供电电压为1.8 V时,电荷泵电流为31.71 μA,最大相位噪声为-230 dBc/Hz,在0.4~1.4 V输出电压范围内最大电流失配率仅有0.22%。     

1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。     

2.6GHz高速CMOS环形振荡器设计

文章提出了一种偶数级环形振荡器的设计方案,中心频率为2.3GHz,利用起振电路使其能够快速起振,当环形振荡器的控制电压为1.2~2.0V时,其线性调谐范围为1.9~2.6GHz;电路设计采用TSMC0.18μm 1P6M混合信号生产工艺;利用Cadence Spectre RF进行仿真。结果显示,在中心频率为2.3GHz、偏移载波频率为10MHz的情况下,环形振荡器的相位噪声为-112.9dBc/Hz。该电路可用于高速锁相环的设计中。     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

基于apFFT的罗兰-C信号相位编码识别

针对现有罗兰-C接收机普遍采用锁相环硬件电路跟踪相位的情况,提出了利用全相位谱分析(apFFT)的罗兰-C信号相位编码软件识别方法,分析了罗兰-C载波信号初相位的apFFT识别原理,基于apFFT方法用Matlab对罗兰-C接收信号在噪声和载波干扰等情况下的初相位识别进行了仿真.结果表明,apFFT方法既能像FFT一样分析出干扰频率成分,又能识别出各频率成分的初相位,尤其信干比在-20 dB情况下仍可准确地识别出罗兰-C载波信号初相位,为增强型罗兰接收机的设计提供了一种新的相位编码识别方法.     

优化耦合方式的低相位噪声宽带正交压控振荡器设计

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

应用于全数字锁相环的3.44～5.25GHz,FOM值为182dBc/Hz的低功耗数控振荡器设计

设计了一个应用于全数字锁相环的宽带电感电容数控振荡器(DCO).通过设计粗调谐电容阵列、中等调谐电容阵列和精细调谐电容阵列,实现了宽的调谐范围.采用NMOS和PMOS互补型交叉耦合电路,实现了低功耗、高优值(FOM)的振荡器.设计采用TSMC 0.13μm CMOS工艺,电源电压为1.2V.测试结果表明,DCO的调谐范围达到3.44～5.25GHz,调谐百分比为41.7%.在4.06GHz频率处,振荡器电路在1MHz频偏处的相位噪声为-117.6 dBc/Hz.在调谐范围内,设计的DCO电路在1 MHz频偏处的FOM值为182～185.5dBc/Hz.功耗为1.44～3.6mW.     

GPS/BD 接收机中电感电容压控振荡器设计

采用TSMC 0.18 μm CMOS工艺,设计了一款宽调谐、低相位噪声、低功耗的电感电容压控振荡器(voltage controlled oscillar,VCO),用于接收北斗卫星导航系统的B1,B2频段信号和全球定位系统(global positioning system,GPS)的L1频段信号的射频接收机中.振荡器中采用了开关固定电容阵列和开关MOS管可变电容阵列,有效地解决了宽频率调谐范围和低相位噪声之间不可兼顾的问题,另外,采用了可变尾电流源的结构,使得振荡器在整个可调频率范围内输出电压的幅度变化不大.利用Cadence软件中Spectre对电路进行仿真.结果表明,振荡器频率调谐在2.958-3.418 GHz和2.318-2.552 GHz这2个频段内,在1.8V的供电电源电压下,功耗仅为3.06-3.78mW.当振荡器工作在3.2 GHz和2.4 GHz的中心频率时,其在1 MHz频偏处的单边相位噪声分别为-118 dBc/Hz和-121 dBc/Hz.     

应用于IMT-A和UWB系统的双频段开关电流源压控振荡器设计

采用TSMC 0.13μm CMOS工艺设计了一款宽带电感电容压控振荡器(LC-VCO).LC-VCO采用互补型负阻结构,输出信号对称性较好,可以获得更好的相位噪声性能.为达到宽的调谐范围,核心电路采用4 bit可重构的开关电容调谐阵列以降低调谐电路增益,并使用可变电容在每段开关电容子频带上实现调谐.此外,压控振荡器的设计采用了开关电流源、开关交叉耦合对和噪声滤波等技术,以优化电路的相位噪声、功耗、振荡幅度等性能.整个芯片(包括焊盘)面积为1.11 mm×0.98 mm.测试结果表明,在1.2 V电源电压下,UWB和IMT-A频段上压控振荡器所消耗的电流分别为3.0和5.6 mA,压控振荡器的调谐范围为3.86～5.28和3.14～3.88GHz.在振荡频率3.534和4.155 GHz上,1 MHz频偏处,压控振荡器的相位噪声分别为-122和-119 dBc/Hz.     

改进解耦双同步坐标系锁相环在谐波和电压不平衡下的性能

针对解耦双同步坐标系锁相环(decoupled double synchronous reference frame phase locked loop,DDSRF-PLL)锁定频率和相位的性能不佳,检测频率和相位误差存在较大畸变和振荡等问题,结合二阶广义积分器(second order generalized integrators,SOGI)的优势,提出了一种改进的DDSRF-PLL结构(improved DDSRF-PLL,IDDSRF-PLL)以弥补传统DDSRF-PLL性能方面的不足。IDDSRF-PLL利用了SOGI的滤波能力,能够有效地衰减电网电压中的谐波,快速而准确地锁定相位和频率,有效地实现并网需求。MATLAB/Simulink仿真结果表明,电网谐波干扰和电压不平衡谐波畸变时,IDDSRF-PLL可以有效地抑制谐波,实现响应超调小、稳态精度高的检测效果。     

微波锁相稳频源

把三厘米速调管振荡源与5MHz石英振荡器(其顿率长期稳定度■1.9×10~(-8))进行相位锁定,使前者具有后者相同的烦率长期稳定度.速调管的频率在8.6GHz至10GHz频段内断续可调(△f=270MHz).系统中使用了作者设计的谐波混频器及驱动、扩捕电路.研制了顿率噪声的测量装置,并对系统进行了调频噪声的测量.     

一种结合施密特频率选择器的DLL型90°移相器

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输入时钟频率噪声,使移相器稳定工作.在SMIC 55 nm CMOS工艺下流片,工作电压1.2 V,版图有效面积为0.131 mm2.测试结果表明,提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800MHz时,功耗为5.98 mW,且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps.     

应用于WSN的0.5 V 4.8 GHz CMOS LC VCO设计

为设计一个可应用于无线传感网的0.5 V 4.8 GHz CMOS LC压控振荡器,采用传统差分负阻结构的电感电容VCO核心电路,添加开关电容阵列增大VCO的调谐范围,利用升压电路和反相器的组合提高控制信号产生电路的性能,通过调节负阻管的宽长比等方法来优化VCO的相位噪声性能,保证VCO能在0.5 V的低供电电压下稳定工作,相位噪声达到-119.3 dBc/Hz@1 MHz,VCO的频率调谐范围为4.3~5.3 GHz,相位噪声小于-115 dBc/Hz@1 MHz,最低可达-121.2 dBc/Hz@1 MHz,核心电路电流约为2.6 mA,满足无线传感网的应用要求。     

电感及电容结构的压控振荡器电路设计与仿真

随着通信技术对射频收发机性能要求的不断提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节。针对压控振荡器设计过程中存在相位噪声这一核心问题,文中采用STMC 0.18μm CMOS工艺,提出了一种1.115 G的电感电容压控振荡器电路设计方案,利用Cadence中的Spectre RF对电路进行仿真。研究结果表明:在4～6 V的电压调节范围内,压控振荡器的输出频率范围为1.114 69～1.115 38 GHz,振荡频率为1.115 GHz时,在偏离中心频率10kHz处,100 kHz处以及1 MHz处的相位噪声分别为-90.9 dBc/Hz,-118.6 dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能。     

面向微处理器时钟发布的硅基无线发射器设计

基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底（电阻率为10 Ω·cm）上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.     

1.8 GHz宽带低相位噪声CMOS压控振荡器设计

采用一种基于开关电容阵列(SCA)和尾电流源处加入电感电容滤波相结合的电路结构,设计了一个1.8 GHz宽带分段线性压控振荡器.采用TSMC 0.18μm 1P6MCMOS RF工艺,利用Cadence SpectreRF完成对电路进行的仿真.结果显示,在电源电压VDD=1.8 V时,控制电压范围为0.6~1.8 V,频率的变化范围为1.43~2.13 GHz,达到39%,相位噪声为-131 dBc/Hz@1MHz,功耗为9.36 mW(1.8 V×5.2 mA).很好地解决了相位噪声与调谐范围之间的矛盾.     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

适用于多边带频分复用超宽带系统的CMOS频率综合器

采用整数分频锁相环、单边带混频器、多相位滤波器、频率选择器设计了适用于多边带频分复用超宽带系统的频率综合器.该频率综合器可以产生3.432,3.96,4.488 GHz 3个频率信号,仿真结果表明该电路提供大于35.29 dB,边带杂散抑制性能,频率信号之间的切换时间小于1.35 ns,相位噪声积分为2.62°,满足了超宽带通信系统收发机对于本地时钟性能的要求.频率综合器采用0.18μm RF CMOS工艺设计,在1.8 V电源电压下,总功耗为66.6 mW.