实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

硬件描述语言在数字逻辑电路教学中的应用

Verilog HDL和VHDL语言是两大用于逻辑设计的硬件描述语言,将硬件描述语言引入到数字逻辑电路教学中来,有利于学生更好地掌握数字电路。     

基于VHDL的闹钟控制系统

VHDL语言具有与具体硬件无关和设计平台无关的特性。本文的闹钟设计与制作是基于VHDL语言,并对系统硬件设计和软件实现进行了详细的描述。     

Verilog HDL模块化程序设计

电子技术设计的核心是EDA,目前,EDA技术的设计语言主要有Verilog HDL和VHDL两种,相对来说Verilog HDL语言相对简单,上手快,其语法风格与C语言类似,据统计,Verilog HDL和VHDL的使用比率大概是80%和20%,在中国,大多数电子行业企业都采用Verilog。而模块化的设计让Verilog HDL语言具有思路清晰、逻辑关系明确、可读性强等特点,模块化的设计在Verilog HDL语法设计中也成为主流。     

基于VHDL语言的数字电路设计

简要介绍了硬件描述语言VHDL语言的基本结构 ,并将应用VHDL语言的软件设计方法和传统的数字电路硬件设计方法相对照 ,阐述了其在数字电路设计上的应用     

SystemC到HDL的研究探讨

如今,用SystemC进行硬件设计和建模已成为一种趋势。但是,VHDL和Verilog是被公认的业界标准,因此,有时就不可避免要将SystemC转换成VHDL或Verilog。本文介绍了几种比较典型的免费翻译工具,简要阐述了各自的特性并作了一个比较。如果进行较大的设计研究,选择SystemCrafter SC和Agility Compiler比较理想。     

基于VHDL的数字时钟设计

VHDL是一种标准的硬件描述语言,该语言可以描述硬件电路的功能、信号连接关系及定时关系,是当今电子设计自动化(EDA)的核心技术。本文通过简易电子表的设计实例,详细介绍了利用VHDL设计电路的流程和方法。     

将VHDL语言引入数字电路教学的探讨

论述了在＂数字电路＂教学和实验中普及VHDL语言的必然性和必要性,对VHDL硬件描述语言的授课和实验方法作了初步探索。     

强化VHDL语言学习提高高职学生的编程能力

VHDL语言作为通用的硬件描述语言,掌握其语言特点,并能够在具体的系统设计中灵活运用VHDL语言的建模方式,是提高高职学生编程能力,掌握和使用VHDL这一现代化的设计工具和设计理念的关键.     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

基于FPGA芯片的音乐存储与回放系统实现

采用现场可编程门阵列FPGA芯片和VHDL硬件描述语言,以及层次化的自顶向下工程设计方法,实现了一个由数控分频器和四位拨码开关控制的可进行乐谱存储及演奏存储与回放的系统,研究表明,采用FPGA实现音乐存储与回放演奏系统是可行的,为各类多媒体大容量语音芯片系统设计开辟了一条新的技术方法.     

数字系统设计中VHDL的应用及实例分析

硬件描述语言在深亚微米复杂数字系统的设计中具有独特的作用。利用硬件描述语言中的工业标准语言VHDL。设计了高速图像采集系统的硬件结构及工作原理,讲述FPGA在图像采集与数据存储部分的VHDL模块设计,给出采集同步模块的VHDL源程序。结果表明,VHDL在硬件设计上是非常有效的,在数字电子电路的设计中具有硬件描述能力强、设计方法灵活等优点。     

嵌入式系统设计的一种协同仿真方法

提出了一种基于C 平台的嵌入式系统设计的协同仿真方法。嵌入式系统的软件成分由C 实现,硬件成分由Verilog刻划。该方法的基本思路是将Verilog模块转化为C 程序,然后将软件成分与转化后的硬件成分连接,形成一个完整的仿真环境。     

可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。     

自由么半群上的广义前缀关系与极大无关语言

研究了与L-前缀关系无关的语言,把码的完全化构造方法推广为一般L-无关语言的完全化构造方法,并反过来用这种一般构造方法审视码的完全化.由于在码的完全化过程中,所涉及的关系与完全化之后的结果相关,从而必须引入各种技巧,运用L-无关语言完全化的一般构造方法可以阐明这种技巧的切入点,从而对码的各种完全化方法有一个较清晰的认识.     

h-1保持各种独立语言的条件

设h：X＊→X＊是同态映射,主要研究了h-1保持各种独立语言的条件.得到了h-1保持ρc-独立语言,ρd-独立语言以及ρb-独立语言的充分必要条件都是h-1（1）={1}.此外,证明了若h：X＊→＊是同态映射,则h-1保持ρe-独立语言.     

基于FPGA 的并行数码管显示控制设计

论述了采用Verilog HDL设计语言开发串行输入的多组多位数码管显示的设计思想.在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现.利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展.本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求.