Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。     

XML中XPath包含关系判定算法

XPath是有关如何在XML文档中进行定位,即如何很快找出XML文档中具有某种特征标记的一种语言.XQuery、XML Schema等语言都需要通过XPath表达式来对XML文档进行定位、绑定变量、引用外部文档元素等等.所有这些应用都需要解决XPath表达式的包含问题以提高匹配效率.引入了条件同态的概念,提出了一种基于条件同态的包含关系的判定算法,该算法能够正确判定现有的实用算法不能正确处理的一类模式树的包含关系.     

一种支持多传输方式的嵌入式数据采集系统的设计与应用

提出了一种支持多种传输方式的嵌入式数据采集系统的设计方法与实现过程,重点讨论了支持多传输方式的实现方法,最后描述了支持多传输方式的嵌入式温度采集系统.所研究的嵌入式数据采集系统由嵌入式数据采集服务器、智能数据采集节点及远程客户端构成,数据采集服务器包含了核心模块和通讯接口模块.其中核心模块采用基于Linux操作系统的ARM开发板实现.通讯接口模块和智能数据采集节点采用凌阳公司的SPCE061A开发板实现.远程客户端则基于PC机和具有Windows Mobile操作系统的智能手机平台实现.     

下一代总线标准PCI Express

分析了PCI总线标准的缺陷，介绍了PCI Express总线产生的背景和PCI Express总线的主要技术优势，剖析了PCI Express总线的系统架构和分层的体系结构，并对每一个层次给出了详细说明．描述了PCI Express总线物理连接器的结构。     

一种BCA结构形式的硬件排序电路模型

介绍了一种总线相联的细胞阵列（ＢＣＡ）结构形式的硬件排序电路模型，数据以串入串出方式通过该电路，边输入，边排序，利用ｎ个细胞对ｎ个数据进行排序，只需ｎ步，该排序电路模型的每个细胞需要一个寄存器，一个比较器，一个多路选择器，由于其模块化的很容易有连扩展成多级的排序电路。     

用Verilog HDL 实现CPU基本流水线

用硬件描述语言Verilog HDL实现了CPU基本流水线，在寄存器级显示了CPU流水线的内部结构，指令的动态流水执行情况可以通过前仿真形成波形图进行观察．     

可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。