Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。     

一个远程销售网络管理系统的设计与实现

以内蒙古蒙西水泥有限公司为原型,设计了一个远程销售网络管理信息系统（简称XS－MIS）,可以实现远程的网络销售数据的管理包括销售业绩分析统计、财务管理、往来帐管理、销售费用与工资、相关档等的信息管理与信息查询,联机销售业绩查询等功能。     

基于PCA和DC的信息系统需求变更管理方法研究

用户需求变更问题是信息系统需求工程研究的重要内容.影响需求变更的因素指标非常多,选取一个好的需求变更管理方法比较困难.针对这一问题,提出基于主分量分析(PCA)和动态聚类(DC)的信息系统需求变更管理方法.     

一种BCA结构形式的硬件排序电路模型

介绍了一种总线相联的细胞阵列（ＢＣＡ）结构形式的硬件排序电路模型，数据以串入串出方式通过该电路，边输入，边排序，利用ｎ个细胞对ｎ个数据进行排序，只需ｎ步，该排序电路模型的每个细胞需要一个寄存器，一个比较器，一个多路选择器，由于其模块化的很容易有连扩展成多级的排序电路。     

可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。