实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

Verilog HDL模块化程序设计

电子技术设计的核心是EDA,目前,EDA技术的设计语言主要有Verilog HDL和VHDL两种,相对来说Verilog HDL语言相对简单,上手快,其语法风格与C语言类似,据统计,Verilog HDL和VHDL的使用比率大概是80%和20%,在中国,大多数电子行业企业都采用Verilog。而模块化的设计让Verilog HDL语言具有思路清晰、逻辑关系明确、可读性强等特点,模块化的设计在Verilog HDL语法设计中也成为主流。     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

基于SystemC的SoC系统级设计方法

随着嵌入式系统的发展，片上系统（SoC）设计已经成为集成电路设计的发展方向。SoC设计的复杂性对集成电路设计的各个层次，特别是对系统级芯片设计层次带来了新挑战。SystemC是一种完全基于C＋＋的系统级建模语言，它同时支持RTL级、行为级和系统级描述。本文介绍了SystemC的特点和系统设计环境，有利于进行SoC系统级设计，并阐述了一种基于SystemC的系统级设计方法。     

JPEG-LS图像无损压缩的IP固核设计

基于Spartan 3S500E实现了JPEG-LS的图像无损压缩标准IP核,首先对全局时钟进行了优化,保证编码器同步工作,进一步采用先进先出的缓冲技术设计了图像输入数据流水线,保证了编码的实时性;整体设计采用自顶向下的层次式设计方法,由VHDL和Verilog语言混合编写设计文件,最终形成了高效的IP核。与其他同类IP核相比占有更少的硬件资源。     

SystemC在第4代移动通信系统中的应用

在4G(第4代移动通信系统)的研究中,针对传统的基于Matlab/Simulink系统级设计方法中存在仿真速度慢以及无法与硬件实现紧密结合的问题,提出了一种用SystemC进行系统级仿真的方法.介绍了用SystemC进行通信系统建模的优点,并结合第4代移动通信系统中多输入多输出正交频分复用的接入方式,给出了系统级SystemC仿真建模的实例.     

硬件描述语言在数字逻辑电路教学中的应用

Verilog HDL和VHDL语言是两大用于逻辑设计的硬件描述语言,将硬件描述语言引入到数字逻辑电路教学中来,有利于学生更好地掌握数字电路。     

基于FPGA的8位加法器原理图和文本设计法

介绍了8位加法器的两种设计方法原理图设计法和VHDL文本设计法,从而比较出两种方法的优劣,更好的选择设计方法.     

基于VHDL逻辑电路设计与应用

随着集成电路技术的高速发展,VHDL已成为设计数字硬件时常用的一种重要手段。介绍EDA技术及VHDL语言特点,以串行加法器为例,分析串行加法器的工作原理,提出了一种基于VHDL语言的加法器设计思路,给出串行加法器VHDL源代码,并在MAX PLUSII软件上进行仿真通过。