SDH中恢复四次群时钟的数字化预处理方法

同步数字系列（ＳＤＨ）中的指针调整引入了８ｂｉｔ或２４ｂｉｔ的大幅度抖动。为了处理这一抖动，提出了一种数字化处理方法——自适应预测法，可以作为预处理方法应用于ＳＤＨ中的四次群时钟恢复。该方法在一个统计周期内统计指针调整和码速调整的次数，并根据统计结果，在下一个周期内自适应地预测出四次群支路时钟。该时钟不含指针抖动，便于利用模拟锁相环进行最终处理，得到均匀的四次群时钟。从该方法的基本原理，以及对它的静态抖动和抖动转移性能分析中可知，相对于以往的减小指针抖动的方法，如比特泄漏法等，自适应预测法具有输出抖动小，抖动转移性能好，捕捉范围宽等特点。     

IEEE 1588在同步数字传送网中的应用

通过介绍精确时钟同步协议标准IEEE 1588协议以及精确时钟同步协议在SDH(Synchronous Digital Hierarchy,同步数字体系)传送网中的应用,阐述了IEEE 1588协议的基本原理,提出了IEEE 1588在SDH传送网中的实现方法,并在这一基础上提出了精确时钟同步协议在SDH同步数字传送网中的应用前景和发展方向.     

浅谈广播电视数字通信系统的网同步

介绍了广播电视实现数字传输的特殊性,分析了网同步的必要性、方式及时钟类型,从时钟的工作模式、SDH(同步数字体系,Synchronous Digital Hierarchy)网同步的工作方式和SDH网元的定时方法等,指出只有实现数字通信网的网同步,才能实现数字节目的正常接收和交换。     

一种基于指针调整的SDH网络设备识别细微特征

针对数字传输网络中的同步数字体系(SDH)网络设备个体识别问题,提出了一种基于指针调整的细微识别特征。首先,在对SDH指针调整机理分析的基础上,指出了指针调整与设备时钟偏差之间的具体关系,提供了指针调整作为细微识别特征的理论依据;其次,通过检测数据中指针调整状态的变化,提取了指针调整的帧号作为特征序列;最后,以高斯混合模型对一阶差分特征序列进行建模,并将模型参数作为细微识别特征。实验结果表明,基于指针调整的细微特征具有稳定性和区分性,可有效地区分不同的SDH网络设备。     

基于步进和量化调整的数字锁相法快速位同步

针对传统超前-滞后型数字锁相环实现同步速度较慢的缺点,提出了一种基于步进和量化调整的数字锁相法的快速位同步方法。该方法在FPGA平台上,通过综合使用步进和量化两种方式,来控制每个工作周期中分频器的脉冲调整数量,利用本地高频时钟进行二级分频得到输出的位同步信号。仿真结果表明基于FPGA的位同步系统能够稳定、快速的完成位同步功能,在保证系统稳定性的同时,值极大地缩短了系统的同步建立时间。     

具有漂移补偿的RCR时钟同步模型

针对基于以太网的工业测控系统时钟同步,探讨了低同步代价下实现较高同步准确度的问题.提出一定同步准确度下具有漂移补偿的远端时钟读取(RCR)时钟同步模型,它具有提高每一次同步准确度、简化远端时钟读取成功判断的特点,可降低整个系统同步的计算量.通过给出集成时间戳报文的数字锁相环漂移补偿,实现了一定同步准确度下具有漂移补偿的RCR时钟模型的同步架构及仿真.结果表明,该模型可将目前常见的基于报文传输延迟测算的时钟同步方法NTP的准确度至少提高一个数量级.     

浅谈SDH同步数字系统技术及其应用

简单介绍了同步数字体系（SDH）技术的基本传输原理、SDH传输网的特点、SDH的优越性、SDH同步数字信号的国际标准速率、各支路同步工作的方法及SDH传输广播电视信号过程。     

SDH传输网时钟同步规划研究

针对SDH传输网时钟配置容易成环的问题,在研究时钟同步算法的基础上,结合工程实际配置经验,本文提出适用于SDH传输网时钟同步规划的一般原则,该方法能较好的解决SDH传输网时钟同步规划问题。     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

一定同步准确度下具有漂移补偿的RCR时钟同步模型研究

基于分析基于报文传输延迟测算的时钟同步方法,提出一定同步准确度下具有漂移补偿的RCR模型,它具有提高每一次同步准确度、简化远端时钟读取成功判断的特点,在整体上实现降低整个系统同步计算量的优势.通过给出集成时间戳报文数字锁相环漂移补偿,实现一定同步准确度下具有漂移补偿的RCR时钟模型同步架构及仿真.结果表明,该模型可将目前常见的基于报文传输延迟测算的时钟同步方法NTP、IEEE1588等的准确度提高一个数量级.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

高锁定范围半盲型过采样时钟数据恢复电路设计

采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.     

AD9516-3时钟设计及在中频数字系统中的应用

高速ADC（analog to digital converter,模／数转换器）对时钟质量的要求越来越高,为此介绍了一种基于时钟同步器与抖动清除器AD9516．3的低抖动时钟设计,并分析了时钟抖动对信噪比的影响,介绍了在中频数字接收机中AD9516—3的具体设计应用,引入了Signal Tap这种新的测试方法,最后测试了时钟性能,整体指标达到设计要求．     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

SDH专用集成电路MXLO21E1-3及其应用

发展同步数字系列 ( SDH)技术必须依赖专用集成电路。 MXL O2 1E1- 3是清华大学电子工程系自主研制和开发的大规模数字 SDH专用集成电路系列中的一片 ,它能同时完成 2 1个基群 E1到虚容器 VC4的映射及去映射 ,可由单片机进行配置与监控 ,全部电路都实现数字化 ,外围电路简单 ,应用方便。芯片中的关键技术是基群 E1解同步器的设计 ,MXL O2 1E1- 3采用了全数字化的统计预测法。介绍了该方法的原理并从理论上分析了它在抑制 E1输出抖动和漂移方面的性能。芯片的实际测量结果表明芯片的各项功能及性能指标都达到或超过设计目标。     

时钟抖动和相位噪声关系的研究

时钟的抖动和相位噪声是衡量时钟综合性能的最主要的指标，但是有关这2个指标之间的关系论述很少，明确说明抖动和相位噪声的含义，而且通过建立典型数学模型对2个指标的关系作出了论证．同时引入例子说明抖动性能对A／D转换系统的影响，并举例说明抖动的测量值与计算值之间的区别和关系，说明时钟抖动和相位噪声是对时钟时序性能时域和频域的不同描述，它们之间存在着确定的对应关系．     

On-Chip Built-in Jitter Measurement Circuit for PLL Based on Duty-Cycle Modulation Vernier Delay Line

Phase-locked loops (PLLs) are essential wherever a local event is synchronized with a periodic external event. They are utilized as on-chip clock frequency generators to synthesize a low skew and higher internal frequency clock from an external lower frequency signal and its characterization and measurement have recently been calling for more and more attention. In this paper, a built-in on-chip circuit for measuring jitter of PLL based on a duty cycle modulation vernier delay line is proposed and demonstrated. The circuit employs two delay lines to measure the timing difference and transform the difference signal into digital words. The vernier lines are composed of delay cells whose duty cycle can be adjusted by a feedback voltage. It enables the circuit to have a self calibration capability which eliminates the mismatch problem caused by the process variation.     

利用ADC输出码密度测量时钟抖动的仿真研究

在已有的利用ADC采样研究时钟抖动基本模型的基础上，提出了利用ADC的输出码密度测量时钟抖动的修正模型。考虑了量化噪声的影响，利用信噪比关系，根据修正模型导出了最佳性能公式。最后通过MATLAB对这个修正模型进行了仿真验证，并指出可以利用修正模型对实际测量结果进行修正。