基于FPGA的步进电机细分驱动技术研究

受制造工艺的影响,步进电机的步距角一般较大,而且还存在低频振动,导致其只能应用在一些要求较低的场合.本文设计了一种基于FPGA芯片来实现步进电机细分驱动的方法.利用FPGA中的嵌入式存储模块存放各相细分电流所需的PWM控制波形数据表,并通过数字比较器同步产生多路PWM信号,对步进电机的转角进行均匀细分控制.测试结果表明,该步进电机细分驱动技术可以减小步进电机的步距角,提高电机运行的平稳性,增加控制的灵活性,具有较好的实用价值.     

基于FPGA和单片机的扫频信号源的设计

针对目前扫频信号源的扫速调整复杂性问题,提出了一种可快速调整步进长度的方法,以Alter公司CycloneⅡFPGA为核心完成DDS直接数字频率合成计,以ATmega128 AVR单片机为控制器调整频率控制字K值,从而改变DDS累加器的相位增量,完成步进单位和输出频率的设置。测试表明,本系统不但能以10nHz(n=0,1,2,3,4,5,6)为步进单位从1Hz~11MHz循环输出,也可设置1Hz~11MHz间任意整数的点频输出,而且大大降低了误差,输出信号波形质量优良,较传统扫频信号源能更好满足不同精度的频率特性测试需求。     

一种低比特量化的OFDM同步方法研究与实现

为了实现低复杂度高性能的正交频分复用(OFDM)符号同步，本文提出了一种基于2 bit非均匀量化的低复杂度同步方法.采用幅值映射的方法，将接收信号和本地序列用1 bit符号位和1 bit幅度位进行表示，从而将同步过程中的相关运算转化为简单的比特异或和加法运算.同时，针对2 bit量化过程中的量化门限和映射幅度选择问题，提出了一种最优量化门限及映射幅度仿真搜索算法.通过仿真对所提同步方法在AWGN和EPA多径信道条件下的同步性能进行了验证，仿真结果表明所提方法在2 bit量化条件下可获得逼近传统3 bit量化的同步性能.通过对同步模块的FPGA实现，验证了所提方法具有较低的实现复杂度.     

一种光纤通信系统中位同步电路的设计

描述了一种光纤通信系统中基于FPGA实现的全数字通信系统位同步电路的原理,在MAX PLUSI环境下结合原理图和进行了综合、仿真和配置,该电路实现了位同步电路的全数字化.测试结果表明,该设计方法能比较准确地恢复位同步信号.     

基于1 bit量化的超宽带同步技术研究

为有效简化FPGA运算复杂度,降低FPGA处理时钟,在传统的滑动窗相关的基础上,结合1 bit量化方法及多径能量积累的抗多径算法,提出了一种基于1 bit量化的超宽带多路并行同步方法,在此基础上设计了FPGA实现方案.推导分析了1 bit量化同步方法对系统性能的影响,给出了信噪比损失的量化结果.仿真结果表明,在低信噪比条件下,1 bit量化方法引入2 dB的信噪比损失.在高斯信道和瑞利信道下,通过针对虚警概率和漏检概率的分析及仿真,找到最优门限范围.      

基于软件无线电的扩频通信系统同步性的研究

采用现场可编程门阵列FPGA实现软的件无线电技术,控制和调整扩频通信系统的同步性能。介绍了用FPGA实现对采样信号正交数字下变频,完成同步搜索和频偏估计,以及纠正载波频偏和调整码元速率,同步跟踪。系统锁定同步信息并跟踪载波频偏变化,进行扩频码的非相干解调和解扩,最后还原出基带信息,实现同步性。     

EDA技术在步进电机驱动中的应用

介绍一种采用EDA技术输出PWM控制信号,实现对步进电机驱动细分.利用FPGA中的嵌入式EAB构成LPM_ROM存放步进电机各相细分电流所需的PWM控制波形数据表,并通过FPGA设计的数字比较器同步产生多路PWM电流波形,实现对四相步进电机转角进行均匀细分控制.该设计简化了外围电路,控制精度高,控制效果好.     

基于Gardner位定时同步算法的实验教学设计

介绍了基于Gardner位定时同步算法设计与开发的电子综合设计项目,旨在通过数字下变频以及QPSK调制解调的基本原理,利用Gardner算法进行数字通信系统的位同步设计,以解决接收端解调时产生的位同步问题。该设计通过Matlab对算法进行仿真验证,并最终在FPGA上实现。实践表明,该项目能有效提高本科学生的实践能力,达到电子综合设计的教学要求。     

基于数字延时锁相环的FPGA IO延时管理电路

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.     

数字闭环液压同步实验系统研究

设计了基于步进电机、数字伺服阀和C8051F120单片机的数字闭环液压同步实验系统。该系统以步进电机作为数字控制的动力源,数字伺服阀为控制系统的执行机构,光栅作为液压油缸的位置检测装置,充分利用C8051F120单片机的强大功能,对液压缸进行了有效的同步控制,并对同步实验结果进行数字化液晶显示。综合运用了学生的液压技术、单片机技术、数字控制技术,提高了学生的综合素质,取得了很好的效果。     

一种快速位同步的VHDL实现

阐述了一种基于VHDL实现的快速位同步方案，改进了传统的超前-滞后型数字锁相环（LL-DPLL）提取位同步信息的方法，使得同步捕捉时间极大地缩短，在最坏条件下位同步捕捉时间将比传统方法快数十倍．简要地分析了该位同步实现方案的各项基本性能，并以实验测试验证了设计原理。     

高速数字接收机中位同步与滤波联合实现方法

针对高速数字接收机中的位同步问题,提出了一种位同步与滤波联合实现结构.该结构利用一次快速傅里叶变换(FFT)运算将信号变换至频域,从中提取定时信息并实现定时恢复,同时完成滤波处理,极大地降低了系统的运算量,节约了硬件资源,并且能够先于载波同步稳定工作.理论分析与仿真结果表明,该结构算法复杂度低,比常用时域方法减少了约60%的运算量,能够在中等信噪比条件下(15 dB以上)准确实现位同步,适用于高速调制解调系统.     

控制器局域网位时序处理器的设计与实现

在控制器局域网（controller area network,CAN）总线通信中,位时序的处理关系到CAN能否正确地收发数据.基于总线标称位时间的周期结构及位同步的工作原理,提出CAN 2.0协议标称位时间的一种优化方法,即将传统的标称位时间由4个互不交叠的段简化成3个互不交叠的段,并在此基础上提出一种基于同步状态机的CAN总线位时序处理器的设计方法,提供可编程的时间段来补偿传播延迟时间和相位漂移,并对设计的电路进行仿真与验证.结果表明,相对于CAN协议规范标称位时间的4个互不交叠的段,减少了整个位时序处理过程使用的寄存器,简化了执行位同步的步骤,能更简便地处理CAN总线通信的位时序,实现了CAN总线协议中对位定时和位同步的控制,更好地优化了CAN网络的性能.     

一种油田监控无线数传系统的编解码方法

提出了一种用PIC单片机和无线数传模块，以软件方式实现对油田监控进行数据编码、解码的原理及方法．编码采用了曼码编码格式，数据帧包括同步头、起始位、有效数据位和CRC冗余位4部分．解码包括同步头的捕获、数据位的判定和CRC校验．试验结果证明，这种编／解码方法具有抗干扰能力强，传输数据灵活等优点，具有工程实践意义．     

一种矿井下跳频器的研究与设计

考虑当前的矿井下定位通信系统的发展现状,提出一种可供矿井下定位系统使用的快速跳频器设计方法.阐述了快速跳频器设计原理、AD9954的电路设计、RS跳频器的设计流程和位同步的实现流程,该设计能为矿井下定位通信系统提供可靠、快速信息采集,提高其抗干扰能力和信道利用率.     

矿井定位通信系统快速跳频器的设计

针对目前矿井下定位通信系统慢速跳频不能满足信息采集的现状,提出一种可供矿井下定位系统使用的快速跳频器设计方法.阐述了快速跳频器设计原理、AD9954的电路设计、RS跳频器的设计流程和位同步的实现流程.该跳频器的设计能为矿井下定位通信系统提供可靠的信息采集,提高系统的抗干扰能力和信道利用率,可应用于矿井等地下工程.     

对通信中同步技术的探讨

无论是模拟通信还是数字通信,确保整个通信系统有序、准确,可靠是关键,实现此目的的技术便是同步技术.文章以整个通信系统模型为研究对象,对通信系统中的位同步、载波同步、帧同步、网同步进行系统地分析和阐述.     

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

一种快速正交频分复用频率跟踪算法

提出了一种快速的正交频分复用(OFDM)系统载波频率跟踪算法，该方法采用基于变步长的自适应滤波算法。经过频率粗同步后，以变步长的最小均方算法(VLMS)进行频率补偿。在算法的初始使用大的步长值加快算法的收敛速度，然后使用小的步长使残留的频率偏移最小。由于不需要训练序列，故该算法是盲的，没有频带效率损失。仿真结果表明，所提出方案能显著提高误码率性能，高精度的频率偏移估计几乎可以使频率偏移得到完全补偿，且算法的收敛速度比固定步长的算法快得多。     

基于FPGA的FM解调位同步系统设计与实现

介绍了一种基于FPGA的FM解调/位同步系统的设计与实现.首先给出了系统的设计方案;然后,介绍了系统的仿真模型及利用Simulink和ModelSim实现对系统HDL代码的联合仿真验证;最后利用Altera公司Stratix II系列FPGA与Analog Device Inc.公司的ADC芯片等完成该FM解调/位同步器系统的硬件实现.