一种改进的Gardner定时恢复算法研究

为了提高基于Gardner算法的定时同步系统的性能,采用Matlab和Simulink对该算法进行建模和仿真,针对定时同步环路中能够影响环路等效带宽的环路滤波器,提出了一种在定时同步的捕获和跟踪阶段具有不同等效带宽的环路滤波器结构,从而在缩短定时捕获时间的同时提高了跟踪阶段的同步精度（即减小了定时抖动）。通过与经典Gardner定时恢复算法的对比分析,验证了该结构的有效性。     

一种改进型APSK盲定时误差估计算法

针对幅度相移键控(amplitude phase shift keying,APSK)信号的复杂性和特殊性,基于经典Gardner位定时同步环路中各功能模块,采用改进型Gardner算法设计了一种含有预滤波处理的定时环路。通过计算机仿真比较评估了经典环路和改进环路的误差检测与收敛性能,仿真结果表明所设计的定时环路较好地实现了APSK信号的盲定时同步,且在相同环路带宽条件下可以改善星座图收敛速度和定时误差抖动性能。     

PSK信号的图形解调算法——一种新的数字通信解调算法

把图形处理技术和数字通讯理论相结合,提出图形解调算法,并以差分去均值图形调相为例,说明该算法具有较高的解调增益,以及不需频率跟踪,相位跟踪和自提取位同步等特点。     

一种QAM符号定时算法

针对目前从频域实现的锁相环提取同步信息的算法结构复杂的状态,提出一种在时域实现的正交幅度调制(QAM)符号定时方案:基于最大平均功率算法实现符号定时同步.通过对该算法的仿真研究,得到符号定时同步的FPGA实现方法,最后用Verilog HDL语言参数化设计方法实现符号定时同步模块的设计.对于QAM系统,利用该算法不需专门设计同步头即可为正确解调提供稳定可靠的符号定时同步信息.经实际验证,该算法稳定性很好,并且只在时域处理,省去了FFT变换,方便FPGA实现.     

π/4-DQPSK快速位同步捕获和跟踪算法

为了在π/4-DQPSK解调中能快速实现位同步捕获和跟踪,提出将中频差分检测和同步头捕获跟踪相结合的并行处理方法,根据π/4-DQPSK本身的特点,按照π/4-DQPSK解调中的快速同步捕获和位同步跟踪改进算法,结合信号能量检测、频移初捕并行处理的位定时算法,采用FPGA(fied program grid array)技术实现π/4-DQPSK解调中的快速同步捕获和位同步跟踪。实验结果表明最快可以在8个符号位时稳定恢复时钟同步信号,具有捕获周期短,位定时准确,抗干扰能力强,不受频差影响,适合于高传输码率的跳频通信接收系统应用。     

基于DFT的位同步算法及其实现

为了更加快速有效地传输信息,研究了1种基于离散傅里叶变换(DFT)的位同步算法,考虑到调制码元波形具有稳定区和过渡区,该算法只对稳定区内的信号采样值按照载波周期做DFT运算提取幅值,通过检测幅值极小值来实现位同步.直接利用调制信号获取位同步信号,不从恢复的基带信号中提取,使得位同步的建立较容易,降低了计算量,简化了通信系统的解调过程.Matlab仿真结果证明:该算法实现位同步的速度快,且在信噪比不低于5 dB时的同步效果都很好,体现了较强的抗噪性,可以满足实际工程的要求.     

分形调制的硬件实现方案

以Mallat算法和多相滤波器为基础,提出了一种分形调制和解调系统的硬件实现方案,对成形和同步系统进行了综合设计。针对同步中对定时精度敏感,易假同步等弱点,在最大似然估计算法的基础上采取了载波相位恢复与码元帧同步相结合的方式,同时也可以对假同步进行检测和纠正。仿真和测试的结果表明,该方案在信噪比为10 dB的条件下,能使单个子带的误码率达到10-5数量级。     

高速突发模式下π/4-DQPSK的相位捕获与跟踪

高速突发通信系统要求同步时间尽可能短,通过对一种数据辅助式快速相位捕获算法的分析,提出一种π/4-DQPSK调制信号的载波同步方案.仿真表明,当信噪比不小于8 dB时,该相位捕获算法仅需10个左右码元符号就能快速捕获载波相位.通过-π/4相位旋转运算,将π/4-DQPSK变换成DQPSK信号解调判决,能带来4 dB左右的解调增益,并可以将常用的QPSK载波跟踪环应用于π/4-DQPSK通信系统,硬件实现简单,便于系统的数字化.     

依托高校大创团队建设——高功率车载DC/DC功率变换器设计

该设计是依托高校大学生课外创新团队项目设计的高功率车载DCDC变换器。该设计的特色在于由学生自主开发设计,学生能够将电子技术实训等实践环节中培养的动手能力和电力电子课程中学习的理论知识相结合,综合运用计算机绘图软件、电力变换、电子技术,开发一套实用型高功率车载DC/DC功率变换器。通过高校大学生课外创新团队建设,既培养了学生的动手实践能力、创新能力和解决问题的能力,同时也将已学知识得到巩固和同步学习知识得到验证。     

一种基于COSTAS环的光纤地震计解调算法

光纤地震计作为一种新的地震监测手段,具有灵敏度高、抗干扰能力强等优点。传统的干涉型光纤地震计使用相位生成载波(PGC)算法作为相位解调方法,该算法结构简单,但是由于该算法为开环检测算法,在系统静态相位发生很大变化时,将会出现较大的谐波失真,同时导致解调结果不准确。COSTAS环是无线通信载波同步过程中的一种闭环反馈结构,文中将COSTAS环作为PGC算法的反馈环路,通过2个正交分量对干涉信号进行锁相,可以校正地震计系统自身相移,该算法有效地降低解调结果谐波失真度。     

基于FPGA的FM解调位同步系统设计与实现

介绍了一种基于FPGA的FM解调/位同步系统的设计与实现.首先给出了系统的设计方案;然后,介绍了系统的仿真模型及利用Simulink和ModelSim实现对系统HDL代码的联合仿真验证;最后利用Altera公司Stratix II系列FPGA与Analog Device Inc.公司的ADC芯片等完成该FM解调/位同步器系统的硬件实现.     

DVB-T调制器单频网同步系统的设计与实现

通过分析地面数字电视广播单频网调制器的同步工作原理,介绍了如何利用SDRAM实现单频网调制器的延时同步功能,并重点论述了SDRAM控制器的设计.该设计基于FPGA,采用Verilog HDL硬件描述语言进行编程实现,具有较好的通用性,可适用于其它需要大容量缓存的应用场合.     

μCLinux下主从式SOPC实现的嵌入式电测综合仪器

为对电子测量仪器进行大规模综合集成,在μCLinux下,以主从分布式FPGA／SOPC构建仪器数字平台,设计32位Nios-Ⅱ软核处理器的嵌入如CLinux系统,设计模拟电路,在μCLinux的控制下,有效地实现双通道100MHz示波器、32通道100MHz逻辑分析仪、30MHz任意信号发生器、2．7GHz频率计、常用数字IC故障测试仪、全自动LCR测量仪等仪器集成．详细介绍仪器集成的结构、各子仪器的FPGA／SOPC及μCLinux系统操作平台设计,实验效果好,实践表明该设计是行之有效的。     

基于数据可靠性的USB接口硬件设计及实现

文章从数据和时钟恢复,编解码过程中位填充、位剥离及纠错,PID纠错、数据切换同步和重试机制以及CRC校验等4个方面入手,阐述了基于数据可靠性的USB接口硬件的设计和实现。对所设计接口电路的RTL级、门级仿真以及FPGA验证表明,该设计在功能和时序上符合数据可靠性的要求。     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统, 此系统将调制、解调模块定义为可重构模块, 根据水下声学信道的检测结果, 动态调整其调制解调方式和数据率, 以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证, 结果表明功能正确, 数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比, 动态可重构的设计方法提高了算法设计的灵活性, 节约了数字系统硬件实现的资源。     

高阶调制编码辅助相位同步设计与实现

介绍了一种新型信道编码辅助最大似然载波相位同步算法,通过仿真分析了相位同步算法的估计精度以及对系统误码率的影响,提出了一种基于FPGA的嵌入式LDPC编码辅助载波相位同步算法结构,实现了LDPC译码器与相位同步器联合迭代,显著降低了算法的计算复杂度和处理延时.在Xilinx公司Kintex-7系列FPGA平台对上述算法进行了实现,给出了资源的使用情况.硬件测试结果表明,编码辅助相位同步算法的误码率曲线与理想同步下的结果非常接近.考虑到数据辅助相位同步插入导频引入的信噪比损失,编码辅助相位同步算法可获得约0.7~0.9 dB的信噪比增益.      

基于FPGA与DSP的嵌入式GNSS接收机设计

随着GNSS接收机应用的不断深入,其对系统功耗、体积等性能的要求越来越高,大规模集成电路芯片如现场可编程逻辑门阵列(FPGA)和高速数字信号处理器(DSP)等在嵌入式GNSS接收机设计中得到广泛应用。卫星信号数字处理是接收机的核心部件之一,本文提出了一种基于FPGA与DSP模块化的嵌入式接收机的基带信号处理系统设计。利用FPGA完成基带相关器的设计,并由DSP实现卫星信号的信号处理和定位导航解算。通过静态测试试验,说明所设计的GNSS接收机具有体积小、功耗低和实时性强等特点。     

基于1 bit量化的超宽带同步技术研究

为有效简化FPGA运算复杂度,降低FPGA处理时钟,在传统的滑动窗相关的基础上,结合1 bit量化方法及多径能量积累的抗多径算法,提出了一种基于1 bit量化的超宽带多路并行同步方法,在此基础上设计了FPGA实现方案.推导分析了1 bit量化同步方法对系统性能的影响,给出了信噪比损失的量化结果.仿真结果表明,在低信噪比条件下,1 bit量化方法引入2 dB的信噪比损失.在高斯信道和瑞利信道下,通过针对虚警概率和漏检概率的分析及仿真,找到最优门限范围.      

基于VHDL的多功能数字闹钟设计

针对多功能数字闹钟的设计提出了三种可行性设计方案,并对这些方案的优缺点进行了比较论证,在充分考虑各种方案优缺点的前提下,选择利用FPGA芯片来设计多功能数字闹钟.本设计选用可编程器件FPGA采用硬件描述语言VHDL按照自顶向下的设计方法设计了数字闹钟的各个模块,并对各个功能模块进行了软件仿真.