应用于高频低功耗系统的1.2V10GHz注入锁定分频器

设计了一个高频低功耗的注入锁定二分频器.该分频器通过将输入信号注入到LC振荡器的二次谐波点来实现注入锁定并对输入信号二分频.电路采用TSMC 0.18μm RF-CMOS工艺设计,分频器可以将幅度为300 mV的输入信号在8.6~11.2 GHz频率范围内进行二分频.在1.2 V的电源电压下,分频器核心电路的功耗为1.3 mW.该分频器可以被用于光电收发机以及其他高频低功耗系统.     

一种基于Class-C LC-tank的低压2分频注入锁定分频器（英文）

提出了1种基于0.18μm CMOS工艺的低压低功耗、宽锁定范围、低复杂度的2分频直接注入锁定分频器.该分频器采用Class-C的LC-tank架构来降低电源电压,同时改善LC振荡器的起振情况.此外还采用双端注入混频技术来扩大锁定范围.仿真结果表明该分频器有很好的混频性能,且分频器核心电路(不包括输出buffer)在800 m V电源电压下的功耗仅为0.91 m W.在注入信号的功率为0 d Bm时,该分频器在没有任何调谐单元时的锁定范围为6.4-8.5 GHz.     

应用在Ku波段的低功耗宽锁定范围CMOS注入锁定分频器

提出了一种应用在Ku波段的注入锁定分频器.该注入锁定分频器采用基于电流复用技术的振荡器结构,其功耗为传统结构的一半;采用直接注入锁定结构,减小了寄生电容,在不牺牲功耗的前提下,提高了注入效率,解决了在传统的尾电流注入锁定分频器中存在的锁定范围和功耗的折中问题;采用正向衬底偏置技术进一步增大了分频器的锁定范围;采用2位固定电容阵列和可变电容扩展工作频率范围,克服了工艺偏差.该注入锁定分频器采用TSMC 0.13μm CMOS工艺进行设计,电源电压1.2V,功耗仅1.44mW.仿真结果表明,在输入信号功率为0dBm时,锁定范围为4.95GHz,工作范围从13.50～18.45GHz.     

一种宽锁定范围多模2/3/4/5分频LC注入锁定分频器（英文）

提出了一种工作于3.55-12.15 GHz的2/3/4/5分频的注入锁定分频器(ILFD).该分频器使用了一种新颖的多模分频模块来提高注入节点的阻抗,从而增强高阶谐波并在4种分频比之间进行切换,同时保证每种分频比都具有较宽的锁定范围.在注入功率为0 d Bm的测试条件下,2/3/4/5分频的锁定范围分别是29.1%、29.3%、29.5%和29.9%.该分频器基于0.18μm CMOS工艺实现.总芯片面积和核心芯片面积分别是0.98×1.34mm2和0.32×0.84 mm~2.该分频器供电电压1.5 V,功耗为15 mW.     

一种应用于K波段的宽锁定范围的CMOS注入锁定三倍频器

对传统的注入锁定三倍频器(ILFT)进行改进,提出了一种应用于K波段的注入锁定三倍频器,该注入锁定三倍频器在传统结构的基础上加上两个旁路电流源,在不牺牲功耗的前提下,提高了三次谐波的注入效率,解决了传统结构中存在的锁定范围和功耗的折中问题.该注入锁定三倍频器采用TSMC 130nm工艺进行设计,电源电压1.2V,仿真结果表明在输入信号功率为2dBm时,锁定范围为5.1 GHz,工作范围是21.0~26.1GHz,最大功耗为7.8mW.     

一种VCO电路新型注入锁定方式研究

本文提出一种压控振荡器(VCO)电路的新型注入锁定方式,该方式通过VCO的电压调谐端口进行注入来实现频率锁定。采用MVE2400芯片搭建中心频率为2.45 GHz的VCO电路,参考信号通过VCO的电压调谐端注入,注入功率为-37 dBm,输出功率为3 dBm,注入功率比最高可达40 dB,锁定带宽为70 kHz,相位噪声为-112 dBc/Hz@500 kHz,在相同注入功率比下,输出相位噪声比传统环行器注入方式低3 dB。与传统使用环行器的注入锁定方式相比,这种新型注入锁定的VCO电路结构降低了电路设计的复杂度,具有更加良好的输出相位噪声特性,成本低,更易于实现,可作为一种稳定的微波/射频振荡源,具有良好的应用前景。     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.     

一种频率锁定式信号源的控制电路的分析

采用锁相稳频技术的信号源其输出频率具有范围宽、稳定度高及连续可调的特点。本文对一种频率锁定式信号源的控制电路,即三个锁相环电路进行了简要分析。该信号源的输出频率为10kHz～10MHz。     

应用于有源相控阵的锁相环分频器设计

文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链...     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

应用于时分复用无源光网络上行信号的光功率均衡器

研究了利用光注入锁定法布里-珀罗激光器(FP-LD)进行时分复用无源光网络(TDM-PON)上行信号的光功率均衡.通过二次光注入锁定FP-LD实现上行信号功率均衡,由一外部单纵模激光注入锁定光网络单元(ONU)上行信号的输出波长,光谱稳定的上行光注入锁定位于光线路终端(OLT)的功率均衡器FP-LD.本功率均衡器可以使上行光功率由-10～-25dBm的功率变化量变为1.2dB最大功率变化量.并测试功率均衡器对上行光信号传输品质影响.     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1     

快速锁定的低功耗电荷泵锁相环

为了加快锁相环的启动速度,提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不消耗功耗。提出了动态饱和鉴相鉴频器,扩展了鉴相鉴频器的工作范围,消除了死区并且不受环境变化的影响。使用逻辑电路直接控制一个标准计数器,把脉冲吞咽计数器简化为单环路结构,节省了一个计数器,降低了功耗。采用0.18um 1.8V 1P6M N阱标准CMOS数字工艺完成设计,版图面积为0.09mm2。仿真结果表明,初始化电路和动态饱和鉴相鉴频器使得锁定时间减小了19%,而且初始频率差越大,锁定性能提高地越为显著。输出信号的相对抖动峰峰值小于1.5%,整个锁相环的功耗低于18mW。     

基于基片集成波导功分/合成器的宽带功率放大器研制

基于基片集成波导功分/合成器设计并研制了4路X波段宽带功率合成放大器.功分/合成器由一对4路树状功分器采用背对背方式组成,功分器输入输出端口均包含基片集成波导-微带转接结构,以便于功分/合成器与其他平面器件相连接.在9.3~12.3GHz范围内实测功分/合成器的回波损耗低于-13dB,传输损耗优于-3.3dB.设计并制作了一个X波段4路宽带功率放大器,合成功放在10.4GHz上的1dB压缩点输出功率约为7.1W(连续波工作方式),在8.9~12.3GHz范围内,合成效率大于60%,在9.5GHz上其最大合成效率约为73.6%.测试结果表明,该技术可方便地用于微波与毫米波固态功率放大器设计.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

光子带隙结构用于改善功率放大器的性能

利用一种渐变尺寸的光子带隙结构的带阻特性，来抑制功率放大器输出端的二次谐波分量，通过减小消耗在二次谐波分量上的能量来提高功率放大器的输出性能。为了尽量减小PBG结构对功率放大器基频分量的影响，对所选择的PBG结构的尺寸参数进行了优化。通过实验分析证明了优化后的PBG结构可以在很宽的频段内（6.9-7.5GHz)有效地改善功率放大器的输出特性。     

自动分频法宽量程频率测量技术及实现

文中介绍了一种自动宽量程频率测量技术,根据被测信号频率的大小自动调整分频电路的分频因子,以适当地放大被测信号的周期,实现40 Hz～10 kHz范围的频率测量要求。文中首先论述了测量电路的原理和分频因子的最佳选取,接着论述了软硬件实现方案,该方案实现简单,测量准确度高,成本低且具有实用性。     

抗谐波锁定的延时锁相环

为了解决传统延时锁相环(DLL)结构在宽频率锁定范围中的无法锁定和谐波锁定问题,在传统DLL结构中加入启动控制电路,使DLL在上电阶段把环路滤波电容上的电压充电至电源电压,从而使压控延时线的初始延时在上电后达到最小,并且小于输入参考信号的1个周期.设计了带开关控制的鉴相器,将DLL的锁定过程分为粗调和微调两个阶段,压控延时线的延时在粗调阶段只能逐渐增大,在微调阶段微调,直到延时为输入参考信号的1个周期,从而克服了无法锁定以及谐波锁定的问题,而且减小了DLL的锁定时间.采用GSMC 0.13μm1P7MCMOS工艺设计、1.2 V的电源电压进行仿真,结果表明该DLL工作频率范围为300～500MHz,功耗小于3mW.