一种应用于高速锁相环的宽锁定范围注入锁定分频器

针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器.基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器.提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围.此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围.电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8～36.3 GHz频段内完成二分频功能,达到45.7％的锁定范围,电路的功耗为3.54 mW(不含buffer).     

一种基于Class-C LC-tank的低压2分频注入锁定分频器（英文）

提出了1种基于0.18μm CMOS工艺的低压低功耗、宽锁定范围、低复杂度的2分频直接注入锁定分频器.该分频器采用Class-C的LC-tank架构来降低电源电压,同时改善LC振荡器的起振情况.此外还采用双端注入混频技术来扩大锁定范围.仿真结果表明该分频器有很好的混频性能,且分频器核心电路(不包括输出buffer)在800 m V电源电压下的功耗仅为0.91 m W.在注入信号的功率为0 d Bm时,该分频器在没有任何调谐单元时的锁定范围为6.4-8.5 GHz.     

应用在Ku波段的低功耗宽锁定范围CMOS注入锁定分频器

提出了一种应用在Ku波段的注入锁定分频器.该注入锁定分频器采用基于电流复用技术的振荡器结构,其功耗为传统结构的一半;采用直接注入锁定结构,减小了寄生电容,在不牺牲功耗的前提下,提高了注入效率,解决了在传统的尾电流注入锁定分频器中存在的锁定范围和功耗的折中问题;采用正向衬底偏置技术进一步增大了分频器的锁定范围;采用2位固定电容阵列和可变电容扩展工作频率范围,克服了工艺偏差.该注入锁定分频器采用TSMC 0.13μm CMOS工艺进行设计,电源电压1.2V,功耗仅1.44mW.仿真结果表明,在输入信号功率为0dBm时,锁定范围为4.95GHz,工作范围从13.50～18.45GHz.     

基于CPLD的整数可变分频器设计

采用2片74LS190数字逻辑器件设计了两位数的分频器,给出了设计的原理图,接着使用Quartus-II工具软件进行分频器的功能仿真,结果表明该分频器能够对输入信号的频率实现1-99的分频,最后将编译好的文件下载到相应的CPLD器件中,从硬件电路上实现了可变分频器的设计.     

全数字化锁相倍频器的设计

提出了一种高速、高精度、全数字化电路的锁相信频器的设计，该锁相倍频 器对于切换的输入信号能保证在两个周期内锁定。对于变频信号，其频率跟踪速度也 快。在环路中使用了单片机以对输入信号的频率变化进行预测，从而进一步提高其跟踪 精度。     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

一种应用于超高速ADC中6G/8GHz的高精度正交时钟产生电路

正交时钟被广泛地用在正交频分复用(OFDM)通信系统的时间交织模拟数字转换器(ADC)中.正交信号的相位偏差和时钟抖动对整个系统都有着重要的影响.针对时间交织ADC的应用需求,提出一种宽带的输出相位可调的正交注入锁定分频器,通过调节注入信号和耦合信号的能量来改善因器件失配和工艺偏差等造成的正交信号的相位误差.在此基础上设计了一个基于LC压控振荡器的电荷泵型锁相环.该锁相环采用TSMC65nm工艺设计,正交时钟的频率输出范围是5.8~6.5GHz和7.1~8.3GHz,正交相位的平均误差小于0.26°,满足系统设计的预设指标.     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

高精度模拟分频电路的设计与实现

针对精密授时系统中,铷原子钟只提供单一的10 MHz高精度信号,而用FPGA等数字分频设计精度达不到要求的问题,设计了采用电阻、电容、电感与运算放大器等简单器件构成的高精度模拟分频电路。对高精度分频电路中各个模块的设计进行了详细的描述。通过测试,设计的一分频与二分频电路都能够使精度达到±5×10-11,这比一般的数字分频器要高几个数量级。     

一种宽锁定范围多模2/3/4/5分频LC注入锁定分频器（英文）

提出了一种工作于3.55-12.15 GHz的2/3/4/5分频的注入锁定分频器(ILFD).该分频器使用了一种新颖的多模分频模块来提高注入节点的阻抗,从而增强高阶谐波并在4种分频比之间进行切换,同时保证每种分频比都具有较宽的锁定范围.在注入功率为0 d Bm的测试条件下,2/3/4/5分频的锁定范围分别是29.1%、29.3%、29.5%和29.9%.该分频器基于0.18μm CMOS工艺实现.总芯片面积和核心芯片面积分别是0.98×1.34mm2和0.32×0.84 mm~2.该分频器供电电压1.5 V,功耗为15 mW.     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

100MHz数字频率计的设计

100MHz数字频率计用VHDL语言编程设计,主要由五个模块组成,分别是测频控制信号发生器、十进制计数器、32位锁存器、分频器、动态扫描译码驱动器模块五部分构成。选用分频器将工作时钟分频后,用测频器测频,将被测频率信号经脉冲整形电路后作为计数器的计数脉冲,加入计数器的输入端,测量一定闸门时间内被测信号的脉冲个数,并将其计数值锁存进锁存器中,最后通过动态扫描译码器读出数值,该频率计精度高,可用于频率测量、机械转速测量等领域。     

毫米波星载多频段多极化共馈天线系统

天线工作频率为18.7,23.8GHz和37.0GHz,采用环加载波纹喇叭使工作带宽达到2倍,新型结构的超宽带正交模耦合器实现双极化信号的提取,微波多工器完成3个频段信号的有效分离. 18.7GHz信号交叉极化电平和副瓣电平分别为-32.6,-21.0dB,23.8GHz信号交叉极化电平和副瓣电平分别为-31.6,-30.0dB,37.0GHz信号交叉极化电平和副瓣电平分别为-25.0,-30.0dB. 仿真结果表明馈源系统适合星载天线设计,馈源结构更加紧凑,实能现对同一目标的多频率复用观测.      

高效无源三次倍频器研究与设计

为解决目前市面上毫米波倍频器制作工艺与体积之间的矛盾,设计了一款工艺简单、体积小、效率高、成本低的毫米波无源三倍频器。该倍频器在印制电路板上采用砷化镓变容二极管的反向并联电路结构,能有效抑制偶次谐波,改善输入阻抗特性;并在电路中增加空闲电路,大大提高了倍频信号的输出功率;最后通过仿真软件对倍频器进行优化和仿真,结果表明该倍频器效率高达55.78%、基波抑制大于50 dBc。     

电网频率自动监测考核系统

电网频率自动监测考核系统是专门为电站监测电网频率和电压,并自动考核电网频率而设计的．系统主要由频率、电压测量装置,信号采集和数据处理等部分组成     

毫米波MEMS开关自激励机理实验验证结构的模拟与设计

提出了一种新型的毫米波MEMS开关自激励机理的实验验证结构,该结构由一分四功率分配器和5个相同开关形成的阵列组成.通过CST Microwave Studio和HFSS电磁仿真软件完成了一分四功率分配器和开关阵列的设计.在频率为35 GHz时,一分四功率分配器的4个输出端口的隔离度小于-48 dB,同时由于结构的对称性...     

基于小波包算法的电力系统故障信号处理

提出应用小波包算法来提取电力系统暂态故障信号的基频分量。正交小波包分析能够将信号的频带分割得更精细，对频带进行多层次划分。本文提出电力系统故障信号的小波包分析方法，就是对电力系统故障信号进行细分，以便更精确地提取基频信号。并且将小波包算法与传统的傅立叶算法进行了比较。如果将小波包算法应用于数字保护，则对于提高电力系统的数字保护的准确性很有帮助。     

高速带通型△∑AD转换电路设计

采用欠采样技术和低功耗Gm-C带通振荡电路技术,实现了一种4阶连续时间高速带通型△∑AD转换电路的低功耗化设计.通过TSMC 180 nm CMOS工艺的SPICE仿真,在信号中心频率2.4 GHz、工作带宽2 MHz、采样频率3.2 GHz条件下,实现了信噪失真比（SNDR）为50 dB,电源电压1.8 V时核心电路功耗为50 mW.