0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

用于微悬臂梁红外焦平面读出电路的片上ADC设计

设计了一种用于微悬臂梁红外焦平面读出电路的片上 ADC。该 ADC 采用流水线结构实现, 采用带溢出检测的多位第一级和后级功耗逐级缩减的方案优化系统功耗, 提高线性度。该设计采用 0.35 μm 的 CMOS 工艺流片验证。测试结果表明: 5V 电源电压、10M 采样率时电路总功耗为98 mW, 微分非线性和积分非线性分别为 -0.8/0. 836 LSB 和 - 0. 9 / 1. 6 LSB; 输入频率为 1 MHz 时, SFDR 和 SNDR 分别为82 和 67 dB。     

低功耗14/8 bit逐次逼近式A/D转换器的设计

设计了基于逐次逼近式架构的低功耗A/D转换器.该转换器有14/8 bit转换精度2种工作模式,其采样率分别为0～1×105/s和0～2×105/s.低功耗转换器基于0.18μm的互补金属氧化物半导体(CMOS)工艺完成版图设计,版图面积仅为0.64 mm×0.31 mm.转换器在最高性能下的积分非线性(INL)和微分非线性(DNL)最低有效位分别为0.38 LSB和0.33 LSB,电流消耗仪为2 mA.     

一种基于开关逻辑结构的低功耗SAR ADC的设计

设计并实现了一款10位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗.仿真结果表明,该模数转换器在Chartered 0.35μm 2P4M工艺下实现了10位精度,转换速率为250 kHz,信噪比大于60 dB,功耗小于2 mW.流片后测试结果显示芯片达到设计指标要求,平均功耗为1.97 mW.     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

具有误差修正的神经元MOS数模转换器

基于神经元MOS (νMOS)加权运算的功能设计一种结构简单的新型数模转换器.该转换器通过附加电路来修正MOS管阈值电压、减小积分非线性和微分非线性以及输入栅电容精度工艺偏差等影响,使输出误差限定在 0.5LSB以内.在转换时间分别为100ns、50ns两种情况下, 采用Charted 0.35μm工艺、用 Candence spectre工具对其动态特性进行了模拟研究,结果表明:在转换时间为100ns的输出误差均在 0.5LSB以内.     

针对植入式应用的8位100kS/s的逐次逼近型模数转换器设计

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和速度要求的无源互补开关;采用失调(offset)优化的无静态电流的动态比较器;采用无静态功耗的电容阵列子数模转化器.测试结果表明,当输入测试信号为9.37 kHz时,该SAR ADC的信号噪声失真比(SNDR)为49.2 dB,动态无杂散范围(SFDR)为63 dB,有效位(ENOB)为7.8位.其微分非线性(DNL)和积分非线性(INL)分别为-0.15/+0.15 LSB和-0.35/+0.23 LSB,功耗为3.2μW,优值(FoM)为143 fJ/conversion-step.     

低功耗超高频RFID标签芯片基带控制器

在分析RFID标签芯片系统架构的基础上,设计了一款适用于超高频射频识别标签芯片的基带控制器,以支持ISO 18000-6 Type C标准协议的RFID标签芯片的设计与实现.该基带控制器从系统架构和关键电路设计两个方面进行低功耗的系统集成优化设计,工作主时钟频率采用1.28 MHz,解码电路的采样时钟频率采用2.56 MHz,并采用TSMC 0.18 μm工艺对面积和功耗进行仿真验证和实现评估.仿真结果标明:该基带控制器符合ISO 18000-6 Type C标准协议,芯片面积0.16 mm2,芯片功耗20.07 μW,能够满足无源射频识别标签芯片的低成本和低功耗的需求.     

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.     

10Gbit/s 0.18μm CMOS1:4分接集成电路

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.     

一种用于DPA防御的电流平整电路设计

为提高密码芯片抵抗差分功耗分析(DPA)攻击的能力,提出了一种用于DPA防御的新型电流平整电路.电路设计基于0.18 μm CMOS工艺,包括电流检测和电流注入补偿2个模块,占用芯片面积9×103 μm2.仿真结果表明:该电路能够在较宽的频率范围内有效工作,可以将电源端的电流变化削减90％左右,增加了DPA攻击的难度;与算法级或逻辑级的DPA防御措施相比,该电路独立于密码算法,几乎不影响密码芯片原有设计流程,能够在设计的最终阶段作为附加电路与原有密码算法核心电路配合使用,提供晶体管级DPA防御方案.     

神经元集群电信号探测用微电极阵列

介绍了一种用于神经元集群电信号探测的2 x2微电极阵列芯片.该芯片集成了4个直径为20 μm、中心间距为100μm的圆形微电极.4个电极点周围都布满地线作为参考电极,4个电极点与参考电极的间距分别为5,10,15和20μm.芯片版图设计及验证采用华大九天系统设计软件Zeni完成,并通过无锡CSMC公司的0.6 μm DMDP CMOS标准工艺实现,芯片面积为O.28mm x0.40mm.对芯片进行了在晶圆电学测试,采用频率为10 Hz～1MHz,幅度为50 mV的正弦信号作为输入信号,分别测试4个电极点的阻抗特性.测试结果表明,在10 kHz处4个电极点的等效阻抗模值在0.7～2.1 MΩ之间,达到了细胞外电信号测量的要求.在芯片表面进行了1-929细胞和胎鼠海马神经元培养实验,结果表明芯片经过表面生物相容性修饰后可用于细胞外电信号测量.     

用于流水线ADC的无采样保持运放前端电路

为了降低流水线模数转换器功耗与提升输入信号范围，设计了一种无采样保持运放前端电路. 移除采样保持运放降低了功耗，并改进开关时序进一步降低电路功耗；同时改进传统开关电容比较器输入，使得模数转换器可达到0 ~ 3.3 V满电源电压的量化范围. 将设计的无采样保持运放前端电路应用在一款低功耗12位50 MS/s流水线模数转换器进行验证，采用0.18 μm 1P6M工艺进行流片，芯片面积为1.95 mm2. 测试结果表明：3.3 V电压下，采样率为50 MS/s、输入信号频率为5.03 MHz时，信噪失真比（SNDR）为64.67 dB，无杂散动态范围（SFDR）为72.9 dB，功耗为65 mW.     

高安全性的智能卡芯片结构与设计

为适应信息安全系统的要求 ,提出一种高安全性的智能卡芯片结构 ,并进行了设计实现。通过集成 8位微处理器内核、 RSA用加解密协处理器和大容量的片内 Flash存储器 ,以及存储器访问控制电路和专用的硬件安全电路 ,实现了系统的整体安全可靠性。该结构采用 TSMC公司0 .35 μm 的 CMOS工艺设计和制造 ,可以在 374 ms完成 10 2 4位 RSA运算 ,实现数字签名和身份认证 ,并能有效地防止非法操作、 DPA (deferential power analysis)分析等常见的攻击 ,适用于电子商务、社会保障卡系统等高安全性的应用领域     

应用于对等速率1OG-EPON的10Gbit/s突发模式激光驱动器设计

针对IEEE 802.3av标准所定义的对等速率万兆以太无源光网络(10G-EPON)ONU相关应用,设计了一种10 Gbit/s突发模式激光驱动器芯片,并对调制电路和偏置电路的设计进行了改进,以实现较短的突发开启/关断转换时间.本设计采用低成本的0.18μm CMOS工艺进行流片,整个芯片面积为575 μm×675μ...     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

高速列并行10位模数转换电路的设计

设计了用于CMOS图像传感器列级信号处理系统的10位模数转换器.该模数转换电路采用两级转换的方式,转换速度较单斜ADC提高了近8倍.设计了电阻阵列式多路斜坡发生器、级联结构比较器、数字纠错和消失调等电路,该ADC在不增加工艺成本的条件下满足了10位精度的要求.电路采用Chartered 0.35μm工艺制造.测试结果表明,该模数转换器的INL±0.5 LSB,DNL±0.5 LSB,信噪比为58.364 7 dB.     

一种12-bit 50-MS/s 4-mW带比较器失调校正的逐次逼近型模数转换器

本文设计了一款低功耗12-bit 50-MS/s逐次逼近型模数转换器,提出了一种动态比较器失调电压校正技术,取代了采用预放大器降低比较器失调电压的传统方法,解决了比较器低功耗和高精度之间的矛盾;基于时分复用的方法,改进了转换器核心数字逻辑,只需传统结构1/2的硬件电路便能实现相同的功能.此外,本文针对桥接电容和寄生电容引入的非线性问题做了详细的分析和公式推导.本设计采用SMIC 65nm标准CMOS工艺,核心芯片供电电压为1.2V,采样速率为50MS/s,版图后仿真结果表明,该ADC可达到71.5dB的信噪比和84.5dB的无杂散动态范围,功耗为4mW,芯片核心面积为0.3×0.2mm2.     

采用0.13μm CMOS工艺开关电容ΔΣ调制器的设计和实现

 采用0.13μm CMOS工艺设计并实现了一个开关电容2阶ΔΣ调制器.该调制器能够将一个中心频率为455 kHz,带宽为10kHz的调幅信号转换成具有10位分辨率、信噪比为62dB的1位编码信号.在设计运算放大器时,充分考虑了短沟道晶体管设计的一些特殊要求,特别是考虑了MOS场效应管的输出电导gd这个非常敏感的设计参数.所设计电路的芯片的面积为260μm×370μm,工作电压为1.2 V.与其它的同类调制器相比,由于采用0.13μm CMOS工艺进行设计,因而芯片面积小,工作电压低.     

12位低功耗RSD A/D转换器的改进设计与实现

基于冗余符号数(RSD)算法,设计了可允许单端输入的12位、低功耗RSD A/D转换器.改进的电路基于90 nm CMOS工艺实现,取得了与差分输入同样的性能,具有低功耗(20 mW)、高分辨率(12 bit)、高速(1Mb/s)和面积小(0.42 mm2)等优点.测试结果表明,微分非线性(DNL)为±1 LSB,积分...