CMOS 6管静态存储单元晶体管尺寸的估算

文章采用萨方程对CMOS工艺的6管静态存储单元结构进行分析计算,探讨了在工艺特征尺寸确定的情况下,晶体管沟道宽度为何值时存储阵列的数据输出延迟最小的估算方法;利用Matlab求解得到一个非线性方程;该方法适用于不同的存储阵列和特征尺寸,可以快速地估算出晶体管沟道宽度,为设计存储器单元版图时提供了方便。     

0.18μm工艺小规模嵌入式EEPROM存储阵列单Block电路

介绍了一种EEPROM存储阵列单Block电路,可以降低RFID TAG存储阵列电路的漏电流.采用EEPROM嵌入式0.18 μm工艺,工作电压1.8V.改进后的电路每个存储单元可以降低最大8μA的漏电流.     

动态随机存储器器件研究进展

动态随机存储器芯片是集成电路中销售量和销售额最大的单一产品.本文介绍了DRAM存储单元的基本原理并回顾了DRAM的技术发展与关键创新,总结了多种先进技术节点的DRAM芯片制造的关键工艺技术.分析了电容结构、阵列访问晶体管、存储器单元结构等方面的技术演进.介绍了多种基于U形沟道晶体管的DRAM存储单元以及6F2存储单元的制造方法.基于多项关键技术突破,对下一代DRAM芯片的关键器件工艺的技术发展趋势进行了推测.即:(1)阵列选择晶体管持续使用U形晶体管;(2)低k材料会被大规模使用来降低位线寄生电容;(3)提高灵敏放大电路的灵敏度和随温度来动态调整刷新频率来降低对存储电容的要求;(4)更多关注低功耗设计而不是一味地增大存储容量.     

极低电源电压和极低功耗的亚阈值SRAM存储单元设计

提出一款可以工作在极低电源电压条件下,功耗极低的亚阈值SRAM存储单元.为使本设计在极低电源电压(200 mV)条件下依然能够保持足够的鲁棒性,采用差分读出方式和可配置的操作模式.为极大限度地降低电路功耗,采用自适应泄漏电流切断机制,该机制在不提高动态功耗与不增加性能损失的前提下,可同时降低动态操作(读/写操作)和静态操作时的泄漏电流.基于IBM 130 nm工艺,实现了一款256×32 bit大小的存储阵列.测试结果表明,该存储阵列可以在200 mV电源电压条件下正常工作,功耗(包括动态功耗和静态功耗)仅0.13μW,为常规六管存储单元功耗的1.16%.     

嵌入式高速低功耗ROM设计研究

提出了一种改进的单相钟控的并联型ROM电路 ,该结构缩小了位线的电压摆幅 ,使电路速度提高 ,功耗降低 ,周边接口规整 ,连接方便 ,特别适合作为嵌入式ROM集成于片上系统 (SOC)中 .用 0 6 μmCMOS标准工艺设计了 1k× 2 8bitROM ,并嵌入微处理器芯片设计中 .模拟和流片结果表明 ,该ROM的读取时间小于等于 12ns ,功耗约为 0 82mW /MHz ,面积为 (0 6 4× 0 6 3)mm2 .     

基于硅带隙能量的1.2V基准电压源设计

基于0.35μm CSMC(central semiconductor manufacturing corporation)工艺设计,并流片了一款典型的带隙基准电压源芯片,可输出不随温度变化的高精度基准电压。电路包括核心电路、运算放大器和启动电路。芯片在3.3V供电电压,-40~80℃的温度范围内进行测试,结果显示输出电压波动范围为1.212 8~1.217 5V,温度系数为3.22×10-5/℃。电路的版图面积为135μm×236μm,芯片大小为1mm×1mm。     

STI应力对90nm SONOS存储器的影响分析

随着CMOS工艺按比例缩小到90 nm以下,浅沟槽隔离(STI)引起的机械应力对MOSFET器件性能的影响越来越严重.通过实验和TCAD仿真研究了STI应力对一种SONOS结构的90 nm非易失存储器的影响.实验和仿真结果表明由于受到STI压应力的作用,靠近STI的SONOS边角存储单元和远离STI的中心存储单元存在阈值电压分布不一致的问题.为了减小STI应力对边角存储单元的影响,分别采用STI recess和STI Si3N4 liner两种工艺去减缓STI产生的压应力.TCAD仿真结果表明采用STI Si3N4 liner工艺后边角存储单元受到的STI压应力比原有的基本工艺降低了20%以上.     

提高串型接口的NOR Flash Memory读取数据频率的设计方法

本文介绍了一种新的Flash Memory快闪存储器的设计方法,运用该方法可以有效地提高串型接口NOR Flash Memory读取数据的频率。这种设计方法采用对Memory存储器中的寄生电容用输入地址进行控制,使其在不同的时间段进行充电,达到Flash Memory读取数据所需的电压可以在很短的时间内达到读取数据所要求满足的电压的目的,从而提高了存储器数据读取的速度。同时此设计方法取消了数据读取过程中不必要的对寄生电容的充电和放电过程,降低了对电源的功耗,有效提升产品的竞争力。     

3D NAND闪存的层间差异特性的研究

3D堆叠技术的引入大幅提升了与非型闪存(NAND flash)存储容量,但由于制程工艺的影响,导致不同层的存储单元会出现差异,而且随着堆叠层数的增加,不同层的存储单元的特性差异将更加明显。为了研究制程差异对闪存层间性能的影响,通过硬件设备对闪存芯片特性进行实测,得到了不同层的存储单元在不同噪声下的原始误码率和阈值电压分布关系。实验结果显示,随着编程/擦除次数的增加和数据保持时间的增长,不同层的存储单元的性能差异将更加明显,需要借助先进的信道检测技术来改善存储性能。     

高速低功耗CAM核心电路的设计

设计了一种新型高性能的CAM(content addressable memory)单元.将差分互补电路应用于CAM存储单元的比较电路中,得出差分互补CAM存储单元,并对预充电电路、放大电路进行设计.电路采用0.18 μm CMOS标准工艺来实现,在HSPICE的平台下进行仿真.仿真结果表明,对于64×64的差分互补CAM,最快的比较时间为331 ps,最慢比较时间为762 ps,总的功耗为17.8 mW.     

一种EEPROM存储单元的读出电流检测电路

针对电可擦除编程存储器(EEPROM)存储单元的读出电流需要被精确检测的问题,该文提出了一种对EEP-ROM存储单元进行工作电流检测的电路,该电路主要用电流镜来搭建,和读出电路中的灵敏放大器相连。在检测时用电流镜电路把灵放的读出电流镜像到电流检测的输出端。模拟结果显示,用这种检测电路来检测读出电流可以取得较高的精度(98.5%)。同时,电路本身结构简单,在实际中易实现。     

一种改进的SRAM故障内建自检测算法

面向March C+算法故障覆盖率的问题,本文提出一种改进的March CS算法来完成存储器SRAM的内建自测试.通过增加原算法元素的读写操作来敏化存储单元的故障,检测原算法不能敏化的静态故障和动态故障,从而提高故障覆盖率.最后,通过对1 024*32位静态随机存储器进行故障仿真验证,以及FPGA对SRAM芯片的应用性测试,March CS算法检测静态故障和动态故障的覆盖率分别达到91.67%和76.93%.     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗, 提出一种基于位线电荷循环的读写辅助电路的SRAM阵列。与传统设计性比, 辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷, 并重新用于下一个周期的位线充电。提出的SRAM存储器采用标准14 nm FinFET spice模型搭建, 电源供电电压为0.8 V。仿真结果表明, 与传统设计相比, 提出的存储阵列的功耗可以降低23％~43％, 并将SNM 和WNM至少提高25％和647.9％。     

高安全性的智能卡芯片结构与设计

为适应信息安全系统的要求 ,提出一种高安全性的智能卡芯片结构 ,并进行了设计实现。通过集成 8位微处理器内核、 RSA用加解密协处理器和大容量的片内 Flash存储器 ,以及存储器访问控制电路和专用的硬件安全电路 ,实现了系统的整体安全可靠性。该结构采用 TSMC公司0 .35 μm 的 CMOS工艺设计和制造 ,可以在 374 ms完成 10 2 4位 RSA运算 ,实现数字签名和身份认证 ,并能有效地防止非法操作、 DPA (deferential power analysis)分析等常见的攻击 ,适用于电子商务、社会保障卡系统等高安全性的应用领域     

嵌入式闪存适用的新型低压高效率电荷泵电路

随着片上系统(SoC)电源电压的降低,嵌入式快闪存储器内部电荷泵电路的电压增益不断下降.为提高低电源电压下电荷泵电路的效率,提出了一个基于两路互补结构的高效率电荷泵电路,并设计了栅压提高电路与衬底调节电路,二者的共同作用可以有效地减少传输电压的损失,提高电荷泵电路的电压增益.模拟结果表明:当电源电压为1.5V时,相比于...     

基于临界导通模式的功率因数校正芯片设计

针对中等功率电器功率因数校正的需要,设计了一种基于临界导通模式的升压型(boost)功率因数校正芯片.该芯片集成可编程过压保护、可编程限流保护等多种保护电路,内设待机功能和自启动电路,通过电压控制环路和零电流检测电路实现了临界导通模式控制策略,固定升压输出.当负载为轻载时,通过将芯片的ZCD引脚接地,从而令芯片进入待机状态,减小了功率损耗.电路采用0.4μm BCD工艺,芯片面积为1.186 mm×1.172mm.仿真结果表明:输入电流接近正弦波并与输入电压同相位,实现了功率因数校正的目的;在12V供电电压下,芯片静态功耗约为31mW.芯片己经成功流片.     

多级滤波算法的ASIC实现

提出红外图像小目标检测多级滤波算法的一种ASIC体系结构实现方案.该结构有三个数据通道,分别级连不同数量的1×3基本滤波模板;每路数据通道采用流水线结构,其中乘法电路由移位相加电路构成以提高运算速度;采用定点运算,计算精度为8位二进制小数,可处理位宽为8~16位的数据,吞吐量5 M pixel/s~10 M pixel/s,支持128×128,256×256,320×240三种帧格式的图像滤波.设计采用SMIC 0.35μm工艺,芯片面积为3.2 mm×2.7 mm,芯片内部工作频率为50 MHz.芯片滤波实现方式相对软件实现的方式,最大绝对误差0.483 3,可满足实际精度的要求.该芯片可以用于同时检测大小不同小红外小目标.     

堆叠钢材自动打包机控制系统设计

针对堆叠钢材质量重、体积大、翻转难的特点,以西门子S7-200系列可编程逻辑控制器(PLC)和Weinview触摸屏为核心设计了原位自动打包自动控制系统.在此系统中,开发了PLC和触摸屏控制程序,实现了打包规格和电机速度等工艺参数的在线设置,完成自动打包、手动调试、报警保护和故障诊断等系统功能;开发设计了设计4路频率独立可调的脉冲发生电路,作为电机通用驱动板.所设计系统可以在1min之内对尺寸400mm×600mm×800mm~600mm×800mm×2 000mm、质量为1~3t的堆叠钢材完成自动打包,提高了生产效率.     

实时可重配置FFT处理器的ASIC设计

设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18 μm工艺上进行ASIC实现.该处理器芯片在100 MHz时钟频率连续工作时,处理一组1 024点FFT序列需要24.8 μs,每隔10.24 μs输出一组1 024点运算结果.该处理器芯片已应用于某宽带数字接收机中.     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.