一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

用于超宽带通信的低功耗4b 2GHz flash ADC

宽带信号的高速采集电路是超宽带(ultra-wideband,UWB)通信系统的基本单元,在满足高速采集要求的同时保持低功耗是设计的难题。该文通过改进全差分预放和高速比较器电路,设计了一个用于超宽带的4 b flash模数转换器(ADC),获得了2 GHz的采样速率,而功耗仅为38mW。基于和舰0.18μm CMOS工艺的仿真设计和流片测试结果表明,该ADC最大积分非线性(INL)和微分非线性(DNL)指标分别为+0.31/-0.28 LSB和+0.53/-0.36LSB;采样率在600 MHz以内时非杂散动态范围(SFDR)大于38 dB。所设计的ADC核心面积小于0.14 mm2。     

用于超宽带通信的低功耗4b 2GHz flash ADC

宽带信号的高速采集电路是超宽带(ultra-wideband,UWB)通信系统的基本单元,在满足高速采集要求的同时保持低功耗是设计的难题。该文通过改进全差分预放和高速比较器电路,设计了一个用于超宽带的4b flash模数转换器(ADC),获得了2GHz的采样速率,而功耗仅为38mW。基于和舰0.18μm CMOS工艺的仿真设计和流片测试结果表明,该ADC最大积分非线性(INL)和微分非线性(DNL)指标分别为+0.31/-0.28LSB和+0.53/-0.36LSB;采样率在600MHz以内时非杂散动态范围(SFDR)大于38dB。所设计的ADC核心面积小于0.14mm2。     

用于微悬臂梁红外焦平面读出电路的片上ADC设计

设计了一种用于微悬臂梁红外焦平面读出电路的片上 ADC。该 ADC 采用流水线结构实现, 采用带溢出检测的多位第一级和后级功耗逐级缩减的方案优化系统功耗, 提高线性度。该设计采用 0.35 μm 的 CMOS 工艺流片验证。测试结果表明: 5V 电源电压、10M 采样率时电路总功耗为98 mW, 微分非线性和积分非线性分别为 -0.8/0. 836 LSB 和 - 0. 9 / 1. 6 LSB; 输入频率为 1 MHz 时, SFDR 和 SNDR 分别为82 和 67 dB。     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

5位1.5GHz采样频率的Flash ADC的设计及数字后台校正实现

基于TSMC 0.18μm工艺设计了一个单通道5位,1.5GHz Flash模数转换器(ADC),该ADC通过改进跟踪保持电路和采用动态比较器结构实现了数据的高速转换.仿真结果表明,当输入信号达到奈奎斯特频率时,信号与噪声加谐波失真比(SNDR)为24.04dB,无杂散动态范围(SFDR)为29.97dB.为进一步提高此ADC的性能,消除非线性,基于Volterra级数搭建了数字后台校正模型.对比仿真结果,校正后谐波明显下降,SNDR提高了4.91dB,SFDR提高了6.94dB,有效位数提高了约0.82位.     

1种1.2V供电电压14位的2步增量放大型ADC

为了降低传统增量型Σ-ΔADC在同精度情况下的量化时钟周期数,提高转换速率,提出了1种采用粗细量化的2步式增量放大型ADC.该ADC采用SAR ADC先进行6位粗量化,再采用增量型Σ-ΔADC进行8位高精度位的细量化,通过数字码拼接完成最终量化结果.同时引入了1种增益自举C类反相器技术,有效地降低了供电电压和整体功耗.该ADC使用0.18μm标准CMOS工艺进行了电路实现,在1.2 V供电电压,1 MHz采样频率、10 k S/s的转换速率的情况下,达到了81.26 d B的信噪失真比(SNDR)和13.21位的有效位数(ENOB),最大积分非线性为0.8 LSB.并且该ADC的整体功耗为197μW,可用于低电压低功耗的仪器测量和传感器等领域.     

14位低功耗逐次逼近型模数转换器设计

为了克服传统逐次逼近型模数转换器(SAR ADC)精度低和能量效率低的问题,通过采用新型开关切换策略来提高SAR ADC的能量效率,采用冗余电容阵列和数字纠错技术来提高SAR ADC的精度。电路采用SMIC110nm CMOS工艺实现,并结合Cadence模拟开发套件进行后仿验证。结果表明,在工作电压为1.2 V,采样速率为1 MS/s时,输入0.301 MHz的正弦波,SAR ADC的有效位数(ENOB)达到了13.25 bits,信号噪声失真比(SNDR)为81.55 dB,功耗为181μW;所设计的SAR ADC电路的精度和功耗得到了有效改善。     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

高速列并行10位模数转换电路的设计

设计了用于CMOS图像传感器列级信号处理系统的10位模数转换器.该模数转换电路采用两级转换的方式,转换速度较单斜ADC提高了近8倍.设计了电阻阵列式多路斜坡发生器、级联结构比较器、数字纠错和消失调等电路,该ADC在不增加工艺成本的条件下满足了10位精度的要求.电路采用Chartered 0.35μm工艺制造.测试结果表明,该模数转换器的INL±0.5 LSB,DNL±0.5 LSB,信噪比为58.364 7 dB.     

基于0.18 μm CMOS工艺的2 GS/s 6 bit数模转换器

根据现代通信越来越高的传输速率和宽带要求,设计了一个可用于超宽带系统的无修正2GS/s,6 bit数模转换器.该转换器采用4+2的分段译码电流舵结构,其中高4位采用温度计码,低2位采用二进制码.在对关键单元电路进行了设计和分析之后,在中芯国际0.18 μmCMOS工艺下完成电路的版图设计和流片,芯片面积为975 μm×775 μm.对芯片进行的键合测试表明,其微分非线性为0.11 LSB,积分非线性为0.25 LSB；当采样时钟频率为2 GHz,输入信号频率为13.3 MHz时,无杂散动态范围为52.1 dB,功耗为79 mW.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SARADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SARADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm2.通过对该调制器芯片的后仿真分析,验证了其方案可行性.仿真测试芯片电源电压1.8 V,以3.2 MS/s采样频率对输入的0～25 k Hz正弦波进行采样,峰值SNR=126 dB,芯片总功耗3.6 m W.     

一个采用新颖的混合电容切换模式的SAR ADC设计

提出一种应用于逐次逼近型模数转换器的混合电容切换模式。该模式包含两个幅度相同但单调性相反的开关电容阵列, 无需任何额外的稳压电源和电容补偿阵列, 通过差分电压自身的互相补偿, 实现共模电压的稳定。利用上述技术, 基于0.18 μm的CMOS工艺实现一个转换速率为50 MS/s, 分辨率为10-bit的SAR ADC。设计过程中采用开窗逻辑, 减小了比较器输出信号到DAC 控制信号的传输时间; 采用包含自适应延时逻辑的比较环路, 缩短了SAR ADC低位比特的转换时间。测试结果表明, 所设计的SAR ADC在50 MS/s 的转换速率下, 可以实现57.31 dB的SNDR, 1.81 LSB的INL以及0.98 LSB的DNL。     

基于TD-LTE终端的连续时间ΣΔ ADC的设计

为了降低TD-LTE终端功耗,采用0.13-μm CMOS工艺实现了一款基于TD-LTE终端的连续时间ΣΔADC。采用该ADC的TD-LTE接收机省去了传统接收机中的低通滤波器,节省了功耗。该ADC采用了3阶、3位量化的结构,并用较简单的方法实现了多余环路延迟(ELD)的补偿。该ADC的硅片测试结果显示在TD-LTE的20 MHz带宽下实现了66 dB的动态范围,功耗为25.1 mA。     

双通道高速高精度流水线模数转换电路的实现

为解决传统双通道构架仅适用于低速模拟数字转换电路(Analog-to-Digital Converter,简称ADC)的问题,通过取消数字校准电路,去除信号通道中用于数字校准开关的方式,采用台湾积体电路制造公司(TSMC)0.18μm CMOS工艺,用双通道流水线构架实现了高速高精度ADC,确保ADC达到12位信号转换精度的同时,信号转换速度达到了200 Ms/s.通过测试,该电路在模拟输入信号为10 MHz,差分振幅为1.25 V,电源电压为1.8 V,信号采样频率200 Ms/s条件下获得信噪失真比为64.7 d B,无杂散动态范围为86.3 d B,电路整体功耗为356 m W,测试结果证实该设计在降低模数转换电路设计难度的同时节省了功耗.     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

高精度音频多位sigma-delta调制器设计

设计一个内部采用4位量化器的二阶单环多位sigma-delta调制器。为解决反馈回路中多位DAC元件失配导致的信号谐波失真问题,该sigma-delta调制器采用CLA(Clocked averaging algorithm)技术提高多位DAC的线性度,同时采用动态频率补偿技术增加积分器的稳定性。调制器信号频率带宽为24kHz,过采样率(OSR)为128,采用尺寸为0.5μm的CMOS工艺,工作电压为5V。测试结果表明:在输入信号频率为20kHz时,信噪比(SNR)达103dB,调制器输出信号无杂波动态范围为102dB;整个调制器功耗为87mW,芯片总面积为2.56mm2。