含三态元件时序电路的故障模拟器

传统的时序电路故障模拟器只能模拟含二值元件的时序电路。而工程实践中的电路常包含的三态元件，发三态门，传输门，总线等，本文研究的一种能处理含二值元件和三态元件的时序电路的故障模拟器。该故障模拟器采用四值逻辑描述电路。实验结果表明，该模拟器既能高效率地模拟测试传统的二值元件时序电路，又能有效地模拟测试由二值元件和三态元件混合     

组合逻辑线路动态测试方法论

本文系统地研究了组合逻辑线路的动态测试,给出了生成一个动态可测故障以及一个冒险可测故障(静态不可测)完全测试集的方法。首先在“四值逻辑和星算法”的基础上,导出了一个识别逻辑线路所有(静态和动态)冒险的一个新的、系统的方法,然后应用获得的结果,推导了静态不可测单固定故障、多固定故障以及桥接故障的冒险测试公式,并举出了若干实例。     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

基于关键路径的FPGA时序电路最大工作频率测试方法

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.     

基于抽象语法树的代码静态自动测试方法研究

软件测试是排除软件故障，提高软件质量和可靠性的重要手段。从是否需要执行被测程序角度考虑，软件测试分为静态测试和动态测试。动态测试通过输入测试数据，动态执行程序来发现软件中存在的错误。尽管动态测试能发现部分软件错误，但对于一些特殊类型错误的检测无效。鉴于此，本文采取了一种特殊的静态分析技术来实现对代码的测试。本文首先讨论了传统软件测试方法的缺点和局限性，给出了软件的故障模型，进而提出了基于抽象语法树的静态分析技术，并给出了故障自动检测算法。依据该算法开发了自动化测试工具，给出了实验结果和对比分析，并指出了下一步的研究方向。     

多层免疫模型的研究及其在TE过程中的应用

随着工业生产过程的不断复杂化,过程中各个变量间的关联性也越来越复杂,所以根据过程中的监控数据识别故障并判定故障所在位置对维持工业生产的高效运行有着重要的意义.针对复杂工业过程设计了多层免疫模型,在基本免疫算法的基础上设计了网络层进行特征判断,并在自适应层中完成免疫信息的更新,并将更新的信息反馈给固有层进行故障识别.仿真实验在算法进行性能测试的基础上,将该方法应用于化工生产过程的TE模型中进行故障的识别,取得了较好的效果.     

基于非正弦激励的模拟电路故障诊断

传统交流故障字典法通过施加不同频率的正弦激励,以获得对待测电路中频率敏感元件更高的故障覆盖率。为减少多次对待测电路施加激励的时间开销,该文提出可将多个不同频率激励进行叠加,得到非正弦的激励信号作为待测电路激励。在此背景下,讨论了产生一个非正弦激励信号,使之能够包含所需测试频率分量的方法。并分析了在施加非正弦激励下情形下,对待测电路响应中不同频率分量进行解耦,识别各分量交流参数的可行性和需要解决的问题。结果表明:在已知叠加前波形频域特征时,可以反推出叠加前各个原始波形的特征参数。因此,可以在实现压缩传统交流故障字典法测试时间的同时,达到与传统方法相近的诊断能力。     

基于故障字典法的雷达故障诊断技术研究

针对雷达故障诊断中被测电路单元的复杂性和多样性进行了分析研究,提出采用故障模式分类的方法。根据电路结构及特点建立故障字典,确定测前故障集,并采用基于故障事例推理的诊断方法,进行故障诊断,并给出了应用实例。该方法大大减少了测试时间和测后分析计算量,加快实时诊断能力。     

灰色关联和证据理论在故障识别中的应用和改进

针对复杂检测环境下传感器获得的特征信息具有不确定性和模糊性等问题,提出了利用熵权灰色关联算法获得基本可信度赋值函数(BPAF).根据基于证据理论的信息融合方法,设计了单传感器多量测周期时域融合和多传感器空域融合的二级证据融合算法,采用基于可信度的判决方法作为故障检测和识别依据.熵权方法解决了灰色关联算法中特征权重的选取问题,二级证据融合算法提高复杂环境下识别结果的准确率.仿真结果表明,这种方法比一般的故障识别算法具有更高的识别率、更强的鲁棒性和更广的适用性,是复杂环境下故障模式识别的一种正确可行的新方法.     

时序电路测试生成算法研究

随着大规模集成电路复杂性的提高,时序电路的测试生成变得越来越困难,因此研究有效的时序电路测试生成算法不仅具有学术意义,还具有巨大的经济效益和社会效益。本文对近年国内外学者在时序电路测试生成算法方面的研究进行了综述,对其作了比较,分析了相对的优点及缺点。最后做了总结并展望了未来的发展方向。     

电路测试的可区分故障算法研究

研究一种基于人工神经网络的能区分故障的数字电路测试生成方法,该方法利用电路基本逻辑门的特性和神经网络模型的特点,首先建立测试生成的神经网络模型,然后通过求解网络能量函数的最小值点获得给定类型故障的测试矢量,其研究结果在可区分故障的测试生成方面提供了一种可能的新途径     

使用遗传算法对时序电路进行可测性预报

随着LSI/VLSI技术的发展,许多新的测试生成算法被开发出来 对于一个给定电路,快速而准确地选择最适合它的测试生成算法是一个具有很强现实意义的问题.本文提出了使用遗传算法(GA)找出逻辑电路的特性参数与测试生成算法可测性参数之间的关系,从而建立测试生成算法可测性参数(故障覆盖率,测试码个数)的模型,并对给定电路进行参数预报的方法。作者开发了遗传算法预报系统(GAFS),并使用该系统为常用的测试生成算法建立了直观的可测性参数表达式模型.用户可通过计算直接求得各测试生成算法对电路的可测性参数,然后通过比较选出最佳的算法.预报结果显示该系统具有较强的有效性和实用性.     

一种使用调控器针对数据通路的综合功能的时间扩展模型生成方法

一些超大规模集成电路(VLSI)近来通过行为描述已在高层次被设计.行为合成可以将行为描述变换成由控制器和数据通路组成的寄存器传输层电路.数据通路的控制信号线输入序列和状态信号线输出序列从控制器提取.作者提出一种生成综合功能时间扩展模型的方法,其中提取的信息作为约束被加入.在常规的贯序测试生成方法中使用时间模型只有结构信息,因为对于实际的贯序电路的搜索空间相当庞大,所以在合理时间内很难达到高排错效率.在使用来自功能验证模块的功能时间扩展模型的贯序测试生成方法中,因为所有的功能行为不可能全被覆盖,所以很难提高排错效率.由于作者提出的方法可以覆盖所有的功能行为,所以与常规的方法相比可以实现在合理时间内的高排错效率.所提出的测试生成方法被用于除法器电路.实验数据显示了在16 s内排错覆盖率达到了100%.     

A New Method for the Detections of Multiple Faults Using Binary Decision Diagrams

With the complexity of integrated circuits is continually increasing, a local defect in circuits may cause multiple faults. The behavior of a digital circuit with a multiple fault may significantly differ from that of a single fault. A new method for the detection of multiple faults in digital circuits is presented in this paper, the method is based on binary decision diagram （BDD）. First of all, the BDDs for the normal circuit and faulty circuit are built respectively. Secondly, a test BDD is obtained by the XOR operation of the BDDs corresponds to normal circuit and faulty circuit. In the test BDD, each input assignment that leads to the leaf node labeled 1 is a test vector of multiple faults. Therefore, the test set of multiple faults is generated by searching for the type of input assignments in the test BDD. Experimental results on some digital circuits show the feasibility of the approach presented in this paper.     

时序电路SACO和PSO混合算法的测试矢量生成

提出了一种新的测试矢量生成算法，其使用SCOAP测度对蚁群算法进行参数调整，并在粒子群算法的框架下进行测试矢量生成，再使用调整后的蚁群算法进行测试矢量优化。该算法不仅克服了粒子群算法的容易陷入局部最优等缺点，而且利用电路本身的特性来确定蚁群算法的参数。以国际标准电路为例，实验验证本文的算法，结果表明本算法应用于时序电路的测试矢量生成时，相对于粒子群算法提高了其收敛性，提高了故障覆盖率；相对于蚁群算法压缩了测试矢量集，减少了测试诊断时间。     

改进适应度评价的多态自检电路进化设计算法

 针对传统多态自检电路进化设计算法适应度评价阶段丢失潜在解的问题,提出了一种改进适应度评价方法。利用扩展评价将传统算法中随机选择输出位对候选电路进行评价的方法改进为完全评价方法,通过动态选择输出位对电路做出最恰当的评价,防止潜在解的丢失;对于多态电路扩展评价结果采用比较选择选取在多种工作模式下适应度最高的输出位,完成进化电路最优结构配置。外部进化设计实验结果表明,所提方法仅需4个测试向量就能检测出组合电路中的所有固定性故障。电路中不需额外的输入/输出信号,通过加法器进位输出位的震荡可以指出错误的存在,同时电路原始输入信号即可作为检测输入信号。与传统进化设计算法相比,进化代数减少了90.6%—91.7%,成功获得最优解时电路使用门个数减少8%—9.7%,具有进化迭代次数少和资源消耗低等优点。     

RTL集成电路的时序深度

在高层次测试生成中，为了更好地利用高层次电路的结构信息，以Verilog硬件描述语言描述的电路为研究对象，提出寄存器传输级（RTL）集成电路的静态时离深度和动态时序深度概念，从静态，动态两方面出发度量语句的执行效果和程序运行的时离关系，并结合实例分析了二者在高层次测试生成中的应用，高层次行为信息的提取也将为高层次设计和验证提供方便。     

基于分解等价的时序电路测试生成算法

针对集成电路的规模和复杂程度不断增加而相应的测试却越来越困难且费时的问题,提出了一种基于分解等价的时序电路测试生成算法。此算法通过引入分解等价以避免进入已搜索的测试码解空间,缩小了测试码搜索空间,大大提高了测试生成效率。在ISCAS’89国际标准电路上的实验结果表明了本算法的可行性。     

面向同步时序电路的电路并行测试生成算法

面对VLSI设计规模日益增大的挑战，除了电路并行以外，其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题，然而，已有的电路并行测试生成算法并未取得理想的结果，尤其对时序电路，因此，如何划分电路，成为电路并行算法的设计基础和成功的关键，面向逻辑级描述的同步时序电路，以触发器为核的电路划分算法BWFSF将电路划分为大功能块。对Benchmark-89电路的实验结果表明，基于G-F二值算法和BWFSF算法的电路并行测试生成算法在有效减少存储空间消耗的同时，还能够获得稳定的加速比。     

计算数字系统信号可用度的新方法

本文从故障测试的角度研究数字系统的可靠性问题,给出通过故障测试集计算数字系统信号可用度的方法,益提出了故障、引线及输入信号概率重要度的概念及其表示式。