带有p型岛的超低导通电阻绝缘体上硅器件新结构

为了减小绝缘体上硅(SOI)器件的比导通电阻,提高器件的击穿电压,提出一种带有p型岛的SOI器件新结构.该结构的特征如下:首先,漂移区周围采用U型栅结构,在开启状态下,U型栅侧壁形成高密度电子积累层,提供了一个从源极到漏极低电阻电流路径,实现了超低比导通电阻;其次,在漂移区引入的氧化槽折叠了漂移区长度,大大提高了击穿电压;最后,在氧化槽中引入一个p型岛,该高掺杂p型岛使漂移区电场得到重新分配,提高了击穿电压,且p型岛的加入增大了漂移区浓度,使器件比导通电阻进一步降低.结果表明:在最高优值条件下,器件尺寸相同时,相比传统SOI结构,新结构的击穿电压提高了140%,比导通电阻降低了51.9%.     

槽栅槽源SOI LDMOS器件结构设计与仿真

为了提高SOI(silicon on insulator)器件的击穿电压,同时降低器件的比导通电阻,提出一种槽栅槽源SOI LDMOS(lateral double-diffused metal oxide semiconductor)器件新结构.该结构采用了槽栅和槽源,在漂移区形成了纵向导电沟道和电子积累层,使器件保持了较短的电流传导路径,同时扩展了电流在纵向的传导面积,显著降低了器件的比导通电阻.槽栅调制了漂移区电场,同时,纵向栅氧层承担了部分漏极电压,使器件击穿电压得到提高.借助2维数值仿真软件MEDICI详细分析了器件的击穿特性和导通电阻特性.仿真结果表明:在保证最高优值的条件下,该结构的击穿电压和比导通电阻与传统SOI LDMOS相比,分别提高和降低了8%和45%.     

漂移区槽氧高压SOI-LDMOS器件模型

为了获得SOI-LDMOS器件耐压和比导通电阻的良好折衷,提出了一种漂移区槽氧SOI-LDMOS高压器件新结构．利用漂移区槽氧和栅、漏场板优化横向电场提高了横向耐压和漂移区的渗杂浓度．借助二维仿真软件对该器件的耐压和比导通电阻特性进行了研究,结果表明该器件与常规SOI—LDMOS结构相比在相同漂移区长度下耐压提高了31％．在相同耐压下比导通电阻降低了34．8％．     

薄层SOI场pLDMOS击穿机理研究

为了解决薄层SOI(silicon-on-insulator)场LDMOS(laterally diffused metal oxide semiconductor)击穿电压偏低,容易发生背栅穿通的问题,提出一种基于场注入技术的薄层SOI场pLDMOS(p-channel lateral double-diffused MOSFET).通过建立该场pLDMOS的穿通机制数学模型,分析了其4种击穿机理:背栅穿通、沟道横向穿通、横向雪崩击穿和纵向雪崩击穿.仿真结果表明,场注入技术穿过厚场氧层向下注入硼杂质,通过控制注入能量和体区浓度获得浅结深,从而提高器件对背栅穿通的抵抗力;优化的沟道长度和埋氧层厚度分别消除了沟道的横向穿通和纵向雪崩击穿;双层场板结构调制器件表面电场分布,避免了器件过早地横向雪崩击穿.在优化器件相关结构参数和工艺参数基础上,成功基于1.5 μm厚顶层硅SOI材料研制出耐压300 V的场pLDMOS.相比较于常规厚层场pLDMOS器件,顶层硅厚度由大于5μm减小到1.5 μm.     

降场层对SOI LDMOS击穿特性的影响

借助二维器件仿真软件MEDICI对double RESURF（双重降低表面电场）SOI LDMOS进行了深入研究,分析了降场层的浓度、长度、深度等参数的变化对器件击穿特性的影响.结果表明,无论是降场层浓度、长度还是深度,都存在优值,通过优化这些参数,击穿电压由单RESURF结构的222 V提高到double RESURF结构的236 V,而相应的漂移区浓度由6×1015 cm-3提高到9×1015 cm-3,减小了器件导通电阻.降场层的存在缓解了器件耐压与导通电阻的矛盾关系.     

埋氧层对SOI/玻璃键合的影响及其键合工艺的改进

运用阳极键合技术,对绝缘体上硅(SOI)/玻璃进行阳极键合实验,发现当埋氧层厚度超过500nm时,键合很难成功.分析了SOI埋氧层厚度对耗尽层电压降及键合静电力的影响,得出由于埋氧层的分压作用,耗尽层的压降减小,键合静电力减弱,导致键合失败.通过设计高压直流和高压脉冲两种输出方式的电源系统,提高氧负离子的迁移速率从而提高键合速度.从平板式阳极引一根探针电极到SOI器件层表面,使键合电压直接加在耗尽层上,避免埋氧层厚度对键合的影响,提高键合静电力.实验表明,通过改进的键合设备能实现不同氧化层厚度的SOI片与玻璃间的键合,该设备还适用于其他异质材料间的阳极键合.     

微细槽道散热器性能实验和数值研究

设计了针对电子芯片50W/cm2散热需求的微细槽道散热器.研究中,采用水为换热介质,对其冷却换热性能进行了实验和数值研究.通过对散热器表面温度、冷却介质水的进出口温差、流量和压降等参数的测量和数值计算,系统分析了换热量、热流密度等散热器性能参数.实验和模拟结果表明:在雷诺数小于50、模拟热源表面温度低于85 ℃的情况下,该微细槽道散热器可以达到56 W/cm2的热流密度,且压降不超过400 Pa;小雷诺数条件下,微细槽道散热器的摩擦系数随着雷诺数的增大而减小,散热量随着模拟热源表面的温度的升高或流量的增加而增加.微细槽道散热器的换热性能随着雷诺数的增大而提高,并且随着加热功率的增大,提高的幅度也增大.     

缠绕管式换热器结构参数多目标优化数值模拟研究

为分析缠绕管式换热器关键几何结构对其流动和传热性能的影响,采用多目标遗传优化算法对壳侧的流动和传热特性进行了数值模拟研究,并对通过中心复合设计得出的实验点进行了计算。研究结果表明:缠绕管式换热器的壳侧压降随着层间距、缠绕角、同层管间距的增大而减小;壳侧换热系数随着层间距的增大而减小,随着管外径的增大而增大,随着螺旋角的增大先增大后减小。通过敏感度分析可知:螺旋角和层间距对缠绕管式换热器的流动和传热性能影响最大,在计算工况下,层间距对压降和换热系数都呈负相关;螺旋角与压降呈负相关,与换热系数呈正相关。同时,应用多目标遗传算法在连续响应面的基础上对原结构进行优化,得到3组优化结果,换热系数平均增加了2.93%,压降平均降低了40.27%,综合传热性能均好于原结构。该研究成果可为缠绕管式换热器的优化设计提供理论基础。     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

场限环耐压的准三维优化分析

分析和讨论了圆弧形掩膜的曲率半径对平面结终端耐压特点的影响．首次通过解析的方法，推导出了在计及平面结横向曲率效应，即准三维效应的条件下，优化单场限环结构击穿电压的归一化表达式，以及场限环间距的优化公式．本方法简便直观，可以直接用于场限环结构的优化设计．     

高压大功率VDMOSFET终端技术的研究

对实现ＶＤＭＯＳＦＥＴ高耐压水平的场限环结合场板的结终端技术进行了研究．分析了表面电荷密度对耐压水平和优化环间距的影响．计算结果与文献中的数值模拟结果相符合     

110V体硅LDMOS器件研究

利用SILVACO TCAD工艺仿真和器件仿真软件研究了110V体硅LDMOS器件的几个重要参数对器件耐压特性的影响,研究结果表明,漂移区剂量存在一个最优值,过大将导致漂移区难以耗尽而使得沟道与漂移区边界发生击穿,而过小则导致漂移区迅速耗尽而在漏端表面发生击穿;衬底浓度低对提高开态击穿电压有一定效果,但低浓度衬底难以在CMOS工艺中使用;场氧与P阱和漂移区的PN结界面距离在零或者略大于零时器件耐压性有最优值;栅极板长度存在最优值,栅极板过长或过短都将使得器件的击穿电压有所降低。     

脉冲电压下介质膜的击穿寿命

该文测量了电应力作用下栅介质膜中陷阱电荷积累、以及在撤除应力后陷阱电荷减少的规律，在此基础上提出了解释脉冲应力下栅介质膜击穿寿命的模型。并对样品在直流电压与脉冲电压下的击穿寿命进行测量比较，发现随着脉冲频率的增加，栅介质膜击穿寿命增加，实验结果与模型预期的相符     

介质隔离横向高压p—i—n器件的击穿特性

对硅厚膜BESOI介质隔离横向高压p-i-n器件的击穿特性作了分析,并用计算机进行了模拟,从器件的几何图形和隔离偏压方面,提出了改善击穿特性的方法。     

背照式像素电学串扰及其抑制

为改善背照式像素电学串扰问题，建立了小尺寸背面照射像素间的串扰物理模型，提出了一种应用于背照式像素的防串扰结构。该结构基于正面照射像素隔离原理，在相邻像素间器件层背面插入沟槽隔离区域。仿真结果显示，短波串扰构成了背照式像素中最为严重的串扰源；相邻像素经该结构优化后，可有效隔离背表面中短波串扰电荷；当沟槽深为3μm时，相邻像素串扰量可由32．73％降至8．76％；当沟槽深为4μm时，相邻像素可实现电学串扰的完全抑制。此外，量子效率也会因该结构的使用而得到相应改善。     

基于衬底偏压电场调制的高压器件新结构及耐压模型

提出一种基于衬底偏压电场调制的薄层硅基LDMOS高压器件新结构,称为SB LDMOS.通过在高阻P型衬底背面注入N~+薄层,衬底反偏电压的电场调制作用重新分配体内电场,纵向漏端电压由源端和漏端下两个衬底PN结分担,器件的击穿特性显著改善.求解漂移区电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究器件结构参数对表面电场和击穿电压的影响.仿真结果表明,与埋层LDMOS相比,SB LDMOS击穿电压提高63%.     

改善雷电压冲击土体中电压降分布模拟试验

对接地体在不同含水率土体中进行雷电压冲击特性模拟试验,分析不同含水率土体对应的冲击电压响应波形特征,得到了不同含水率下的冲击电压降分布规律.试验结果表明:在单一含水率的土体中,电压降呈现出两端多、中部少的分布规律,其中输入端电压降最大;随着土体含水率的增加,输入端电压降比值减小.根据试验结果,提出了通过提高土体局部含水率以改善接地体冲击电压降分布规律的措施.改善后的试验结果表明,冲击电压下输入端土层含水率的提高能够明显改善电压降的分布,主要表现在输入端电压降比值显著降低,且输入端土层含水率越大,效果越明显.