0.18m CMOS中用于频率综合的时间数字转换器

该文提出一种应用于全数字锁相环高分辨率的时间数字转换器TDC。该TDC延时单元由两级特殊的反相器构成,其中第一个反相器只考虑上升沿,而第二个反相器只考虑下降沿,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而提高了TDC的分辨率。针对这种只考虑单沿的延时单元,该文还提出了相应的TDC系统。实验结果表明,在0.18μmCMOS工艺下,该文提出TDC的分辨率能达到28ps。     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

基于数字延时锁相环的FPGA IO延时管理电路

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.     

应用于全数字锁相环中的精度可调的时间数字转换器（英文）

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

带DLL反馈的延迟内插法TDC在FPGA上的实现

本文设计了在FPGA上实现的一款带全数字的延时锁定环(DLL)反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温(-55~125℃)测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8%,16.5%,16.7%.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.     

复杂可编程逻辑器件设计中延时影响的仿真分析

为分析复杂可编程逻辑器件延时性能对数字系统设计中延时的影响规律，针对数字逻辑延时单元核的数学模型，采用硬件描述语言和图形方式实现了基本数字逻辑延时单元核，通过数字核复用建立了多延时单元部件，并运用电子设计自动化软件，通过选择不同的复杂可编程器件对延时单元进行了仿真分析、结果表明，数字逻辑设计中的延时与复杂可编程器件的延时性能、综合布局布线选择的逻辑块以及互连资源有关．所得到的结果为复杂数字逻辑系统的延时设计与分析提供了理论与实验依据．     

一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

基于MRV原理的锁相环抖动BIST电路优化与实现

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析.     

应用于全数字锁相环的时间数字转换器设计

采用标准0.18 μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路（TDC）.针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围.该设计完成了RTL级建模、仿真、综合及布局布线等整个流程.仿真结果表明,该TDC电路工作正常,在1.8V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255 μm×265 μm.     

超声相控阵系统中高精度相控发射的实现

相控阵超声发射波束形成中的关键环节是对各阵元的发射相位延时进行精确控制。提出了一种新颖的高精度相控发射电路,它采用波形激励方式,通过D/A转换器将任意复杂的数字波形转换成模拟信号,经放大驱动后激励各阵元发射超声。以波形激励为基础,采用D/A输出时钟和直接数字频率合成(directdigitalsynthesis,DDS)技术相结合的方法实现了高精度的发射相控延时。基于D/A输出时钟的相控发射粗延时分辨率为15ns。基于DDS的相控发射细延时可达到1.41°的相位分辨率,对应3.096MHz发射信号下1.25ns的相位延时。实验表明,该相控发射电路能够达到很高的相控发射精度。     

75 ps精度GM-APD阵列像素读出电路设计（英文）

提出了1种用于激光3D成像的中等规模盖革模式雪崩光电二极管(GM-APD)阵列的像素读出电路.根据时间飞行(TOF)原理,像素读出电路主要由两部分组成:有源淬火电路(AQC)和时间数字转换器(TDC).所采用的TDC是两段式粗细结合的架构,成功实现了时钟频率和时间分辨率的折中.基于内插技术,动态范围提高到了19 bit,而时钟频率降低为预计的1/5,显著降低了设计和应用的难度.采用延时线技术实现的4 bit细TDC将精度提高到75 ps.电路采用SMIC 0.18μm工艺设计.后仿结果显示达到了75 ps的高精度时间分辨率,对应3 km测距范围内的距离分辨率为1.125 cm.另外,总功耗为1.08 m W,且电路面积小于95×95μm~2.     

利用数字技术的延时电路

本文根据 CMOS数字 IC原理 ,详细讨论了利用 CD40 6 0集成电路的 14级分频 ,实现延时的一种电路。     

基于FPGA的时间-数字转换电路设计

采用VHDL语言,设计了一种基于现场可编程逻辑阵列FPGA的TDC(Time Digital Converter)时间-数字转换电路,对时间-数字转换电路的方法进行了研究,目的在于研究一种可以在航天器导航系统中利用脉冲星X射线光子脉冲的方案。为了解决在时间测量上难以同时获得大动态与高分辨率的难题,本文基于FPGA芯片对时间内插法进行了改进,采用粗时间测量与细时间测量相结合的方法,提出了基于延时单元的TDC方法。     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器(VCO)的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器（VCO）的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

一种高性能数字输出端口电路设计

传统多电源系统数字输出端口存在上拉、下拉竞争和上升沿与下降沿的严重不对称等问题,使得延时功耗积很大;而电压波动和误触发导致系统SSN噪声较大.针对这2个问题,提出一种采用快速低转高电平转换电路结构和抗地弹效应输出电路的新型输出端口电路结构,在smic18mmrf工艺下流片.测试结果表明,电平转换单元功耗延时积较传统结构减小5%~15%,SSN噪声幅度减少30%以上,有效提高了输出端口电路性能.     

YHFT-DSP外部同步存储器接口时序设计优化

针对YHFT-DSP外部同步存储器接口的时序问题,本文综合考虑工程实际、设计开销和实现自动化等因素,给出了封装延时差、单元延时和IO单元虚延时三种优化方法.芯片测试结果表明:基于时钟提前的IO单元虚延时方法能够高效地实现133 MHz时钟频率的外部同步存储器接口访问.     

可调光延时线的设计与制作

比较了步进光延时线单元的两种不同的拓扑结构,指出了马赫－泽微式单元的优越性,设计并制作了连续可调的延时线,和Santec公司的产品作了简单的比较,指出了采用C－LENS的准直器在插入损耗方面的优点,尚需改进的地方是插入损耗的稳定性,综合考察各种延时线的优缺点,设计出大量程的可调光延时线。     

基于高精度延时芯片的激光回波模拟电路设计

针对激光测距的精度取决于时间测量的精度这一现象,该文提出了一种基于DS1023与AD9501可编程延时芯片的激光回波模拟器的延时电路设计方案。延时模块以STC89C52单片机为控制核心,采用多芯片级联精确延时模拟目标距离。在考虑了延时芯片的延时误差的基础上,对芯片级联进行了最优规划设计,实现了大范围测量的同时保证了精度。实验结果表明,该回波模拟器可实现50~3000 m的标定范围和±1m的标定精度。     

一种全数字延时触发器设计

传统的单稳延时电路需外接RC支路,故精度不高,稳定性差,预置不直观。与之相比,全数字化设计的触发器采用时钟计数与预设值较容易实现延时,准确性、稳定性大大提高。延时范围与时钟频率有关,亦随计数器位数增加而增加,最高分辨率由器件响应速度确定,定时精度与时钟步长有关。由于采用数字比较方法,可实现不同量程（μs~数10s）切换。该设计可用于要求较高的实验场合。