基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

40Gbit/s甚短距离光传输系统发送模块的设计与实现

采用Altera公司的Stratix Ⅱ GX FPGA,实现40Gbit/s甚短距离光传输系统发送模块,重点阐述了16∶12转换器芯片的设计.首先基于高速收发器设计高速接口:在接收端采用2种方法实现SFI-5接口的17路数据相位对齐;在发送端由片外时钟驱动发送锁相环,同时增加同步措施,以满足高速收发器时钟管理单元对跨时钟域数据传输的要求,保证收发器的稳定工作.在此基础上,设计出便于后续测试的转换芯片时钟网络.同时设计出基于SDH的帧同步电路、去斜移电路和16∶12映射模块,实现数据从SFI-5接口向VSR-5接口的转换;其中去斜移电路能够动态地去除512bits的斜移量.在Signaltap Ⅱ下的测试结果验证了时序的正确性,误码率也符合小于10-12的设计指标.     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

分布式同步的GALS片上网络及其接口设计

为了降低数据的传输延迟,提出了一种分布式同步方式实现全局异步局部同步(GALS)片上系统.该方式通过引入时钟来实现相邻网络节点之间的数据传输,使数据传输最小延迟由原来无时钟通信方式的4个线延迟减少到1个线延迟,大大降低了数据传输延迟.同时设计了支持该方式的跨时钟域接口.该接口不仅支持多路数据在同一物理链路中传输,而且允许在每个传输周期动态分配各路数据的带宽.仿真结果表明: 支持4通道和16位宽数据的接口总共占用722个ALUT(adaptive look-up table)和支持204.5 MHz的时钟速率,占用较少面积和支持较高的时钟速率.     

基于 GPS 的全网同步时钟的建立和误差校正

分析基于ＧＰＳ（全球卫星定位系统）技术提供的高精度时间建立电力系统全网同步时钟时可能产生的误差和延时的各个环节、产生原因及数量级，并研究减小或避免各种误差或延时的技术手段。ＧＰＳ时间信息的引入及处理和数据的采集及传输过程均可能对同步时钟造成一定的误差和延时。延时的影响可以通过精确的测量和分析进行补偿，误差项是降低时钟精度的主要原因，只能通过设计和算法优化尽量减小。经补偿和优化后所得到的同步时钟的精度为２μｓ。     

基于数字延时锁相环的FPGA IO延时管理电路

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.     

四目立体测量图像同步采集存储系统的设计

运用四目立体测量技术实现具有复杂曲面形状物体的逆向设计,在航空、航天、汽车和造船等工业领域具有广泛需求。设计了用于四目立体测量的图像同步采集存储系统,采用FPGA作为控制器,利用Camera Link接口连接摄像机和FPGA,触发采集、传输图像数据;采用外部动态随机存储器SDRAM和FPGA内部FIFO相结合缓存图像数据;采用USB2．0接口芯片实现FPGA与计算机数据通信。利用软件ModelSim完成系统各功能模块时序逻辑仿真,实验结果表明系统能够完成四目立体测量图像同步采集存储任务。     

浅谈DSP的设计方法

介绍了设计数字信号处理器芯片的简单概念及设计方法,包括指令集、流水线、存储器组织、硬件接口、加法器、乘法器、时钟方案、测试接口等,并讨论了数字信号处理器芯片设计中的一些实用方法。     

EMIF接口设计及EDMA功能的实现

介绍了调制域及脉冲分析仪中使用的DSP（TMS320C6713）和几种常用外部存储器接口设计，并结合实际系统给出EDMA设计的程序，和寄存器的设置。其方法对DSP扩展外部存储器特别是C6000系列接口设计和应用具有普遍意义。     

基于ZYNQ-7000的远距无线时间同步系统的软件设计与实现

基于以ZYNQ-7000系列芯片为核心的YLT-9361-SDR开发板来实现远距离无线时间同步系统软件部分的设计.软件采用C语言作为主要编程语言,以Virtual Box虚拟机、Debian 9Linux操作系统及Petalinux2015交叉编译为主要开发环境.在远距离无线情况下,对两基站通信系统的时间通过相应的计算得到两基站时钟差异,通过延时补偿达到两基站的时钟同步.通过对底层逻辑的控制,得到相应的数据,并计算且将结果输出到可编程逻辑模块,从而实现时间同步.同步后两基站时钟偏差在10 ns内,且从节点脉冲抖动在10 ns内.系统具有较高的可靠性,在实际项目和产品开发中具有一定的参考和实用价值.