适用于混合多任务系统的低功耗设计策略

对EOVSP策略进行分析的基础上,针对运行在电压可调处理器上的由瞬态任务和周期性任务所组成的混合系统,提出了一种动态电压调节策略VSPFMT.采用一种树型结构对任务进行排列,同时引入5种任务重组准则,建立VSPFMT策略中的任务重组模型,在策略执行过程中综合运用DVS和DPM的思想.实验结果表明:该策略在满足任务截止期限的同时,能够在更大的程度上降低系统平均功耗,最大比率可达69%.VSPFMT策略扩大了EOVSP的应用场合,并且也将进一步降低系统的功耗.     

一种编译指导的实时动态电压调节低功耗算法

提出了一种编译指导的实时动态电压调节低功耗算法.算法在编译器的帮助下,在条件语句,循环语句等影响程序实际执行时间的控制语句结构中设置电压调节点,插入电压调节代码,从而最大限度地利用了程序运行时的空闲时间,达到了降低系统功耗的效果.在RTLPower实时低功耗系统上对算法进行了实验,实验结果表明该算法可以减少50%的能量消耗.     

一种面向多处理器系统的在线低功耗调度算法

针对当前多处理器系统中的散热瓶颈问题,基于处理器动态速度调节技术,提出了一种在线低功耗调度算法(PEQUI).PEQUI以动态均衡算法(EQUI)为基础,公平地分配处理器资源,依据处理器功耗与运行速度间存在非线性关系,以正比于系统任务数的方式调节处理器运行速度.与传统低功耗调度算法相比,PEQUI仅基于当前待调度任务的信息进行决策,决策参数少.以能量消耗与任务执行流时间为评价算法性能的指标,利用在线竞争分析方法证明了PEQUI算法与最优离线算法相比可达到常数竞争比(10).模拟结果表明,PEQUI比最近到达处理器共享算法(LAPS)和恒速EQUI算法能更好地优化系统整体性能和能量消耗.在相同负载情况下,与LAPS相比,PEQUI在降低功耗的同时系统平均运行时间也降低了近7%.     

CSP多核处理器芯片的低功耗设计

提出了3种高主频多核处理器CSP芯片的功耗优化技术,即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明,3种优化技术对降低芯片功耗的作用均非常有效,能够不同程度地降低芯片的总功耗.其中,电源域间隔关断技术能够解决静态漏流功耗,流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.     

一种新的静态优先级在线节能调度算法

合理运用动态电压调整技术可有效降低嵌入式实时系统能耗.针对静态优先级实时调度,提出了一种能够有效分析松弛时间并尽可能平衡分配松弛时间的在线节能调度算法TPSRM.设计了一种两段式频率执行策略来改变任务执行时间的分配,能充分在线分析各种形式的松弛时间.通过尽可能合理降低高优先级任务的处理器执行频率来实现有效的在线频率调整.实验结果表明TPSRM算法可实现较好的节能效果.     

一种高效的节能动态调度算法

研究了可调度性测试条件及考虑处理器模式切换的时间和能量开销,从多个方面改进了ES-RHS算法.首先,给出了新的可调度性测试条件,大大降低了其悲观性;其次,通过任务合并消除了处理器的空闲模式,大大减少模式切换次数,从而降低功耗;最后,放松了对处理器在每个协周期内休眠时间的限制.模拟实验结果表明,与ES-RHS相比,提出的算法节约17%～65%功耗,并且适用于更多类型的处理器.     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好的提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动--仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

基于动态电源管理的智能移动终端低功耗方法

软硬件性能不断提高的智能移动终端在为用户提供更加丰富服务的同时,也导致了电池电量消耗的增加和续航能力的降低,一些应用和服务不得不关闭,导致终端可用性下降,严重影响用户的使用体验.动态电源管理与动态电压调节是软件层降低终端能耗的主要技术,研究了移动终端3大耗能组件的功耗模型以及对应的软件低功耗方法,通过实验验证了软件层低功耗方法的有效性.     

智能接触器高频激磁动态特性采集系统的设计

设计一种智能接触器高频激磁动态特性数据采集系统.该系统不仅可以满足传统工频交流或直流激磁下的数据采集,同时也可以满足智能控制时高频激磁动态数据的采集.在此基础上结合电磁机构驱动电路,提出根据驱动电平信号及前端滤波电容的低频电压来合成线圈高频电压的方法.通过实验验证了这一合成方法的有效性,并分析了影响合成精度的因素.该方法不仅大幅降低了采集系统的硬件成本,更重要的是便于实现智能接触器高频激磁下磁链计算方法的嵌入式应用,为接触器动态特性在线监测及探索新的智能控制方案打下基础.     

0.8V低功耗高速1∶2分频器

采用UMC0.13μm CMOS标准工艺,设计并实现了一种最高工作频率为17GHz的1∶2分频器芯片.该芯片由基本分频器单元和输入输出缓冲组成.设计中为使分频器在低电源电压下正常工作,通过分析不同高速锁存器的结构特点,选择单端动态负载锁存器作为基本分频器单元.对单端动态负载锁存器进行直流分析可知,降低电源电压对采样模式的影响比保持模式大.在片测试结果表明:芯片电源电压最低可达0.8V;当电源电压为0.8V时,芯片在3～17GHz频率范围内正常工作;当输入信号频率分别为3和17GHz时,在10MHz频偏处,输出信号的相位噪声分别为-124.44和-120.62dBc/Hz.芯片面积为412μm×338μm,总功耗为3.84mW.     

一种基于电压控制的扫描测试功耗优化方法

提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于...     

可调谐半导体激光器的动态波长切换控制

对单片集成半导体光放大器(SOA)的取样光栅分布布拉格反射型(SGDBR)激光器的动态波长控制技术进行了研究.设计的控制系统可对SGDBR激光器的前、后光栅节和相位节提供高同步精度的快速电流切换信号,使SGDBR激光器的输出波长实现ns量级的切换.同时,对SGDBR激光器动态波长切换过程中的瞬态效应进行了实验研究,在波长切换过程中精确控制SOA节驱动电流的关断时间,可以有效屏蔽SGDBR激光器在波长切换过程中出现的中间瞬态模式,从而改善SGDBR激光器的动态性能.     

任意点存储器结构FFT处理器地址策略

提出一种针对任意点数运算的并行地址无冲突的存储器结构的FFT处理器.该方法利用高基底的分解方法减少整体计算时钟周期,以及小基底互联的多路延迟交换结构降低计算引擎的复杂度.该方法可以将存储器结构FFT处理器中的几个重要特性如连续帧处理模式,多点数计算和并行无地址冲突等特点集成在一起.另外,素因子FFT算法也被运用到该处理器当中用以降低乘法器个数和蝶形因子存储,以及满足任意点数的计算需求.设计了一种统一的基-2,3,4,5的Winograd算法的蝶形计算单元用以降低计算复杂度.实验仿真结果表明,本FFT处理器在122.88 MHz工作频率下功耗只有40.8 mW,非常适合LTE系统的应用.      

一种全系统模拟器片上缓存动态功耗分析工具

通过分析各种缓存逻辑结构和管理策略条件下的访存行为而得出5个原子操作;依据其对缓存数据阵列和标记阵列及其内部结构的操作,估算了原子操作的动态功耗并统计出缓存的动态功耗;基于修改的Cacti 6.5软件计算缓存数据阵列和标记阵列及其内部结构的功耗参数,提出了一种可用于全系统模拟器Simics的缓存动态功耗分析工具PowerGC.同时,经多组实验验证了PowerGC性能的有效性.结果表明,PowerGC可以有效评估Simics中各种缓存逻辑结构和管理策略的动态功耗.     

可变压处理器上硬实时系统的作业调度

在设计实时嵌入式系统时,如果能够善于利用可变电压处理器,可以极大减少系统的能耗。介绍了在动态优先级和静态优先级情况下,确定调度某个给定作业集所需最低电压常量,确定可变电压处理器的最优电压调度方案的思想和算法。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

具有双电压调节处理器的最优DVS算法

为了解决嵌入式实时系统如何节省电能的问题,针对具有两种运行状态的微处理器提出了最优的动态电压调节(DV S)算法。对具有周期性硬实时任务集的嵌入式系统,引进了部分降频的新概念,建立了精确实用的数学模型,在此基础上证明了该算法的最优性。分别从实例实验、仿真试验两个方面,证实了该算法的正确性和有效性。实验结果表明,采用这种最优DV S算法的系统,比不采用DV S算法的系统明显地节省能量,具体减少的数值依赖于任务集的构成和处理器状态,但是减少量平均达到20%以上。和其他类似的调度算法相比,也能更好地减少能耗。     

电磁与摩擦制动集成系统切换控制策略

为了研究电磁与摩擦集成制动系统中不同制动模式之间的协调关系,在分析不同制动模式的基础上,以充分利用电磁制动,尽量减少传统摩擦制动导致的磨损、噪声等危害以及保证切换过程中的制动舒适性为原则,制定了集成制动系统不同制动模式的切换控制策略,该切换控制策略包括:制动力矩管理策略和力矩协调控制策略.在所有可能的切换工况中选取了2种有代表性的工况,并在Matlab/Simulink和Matlab/Stateflow仿真平台上进行了仿真研究.结果表明:在满足制动要求的前提下,切换控制策略改善了传统摩擦制动的工作条件,并且能够有效地保证模式切换过程中的制动舒适性,提高了整车的制动性能,切换控制策略是有效和可行的.     

基于寄存器组的FFT处理器

针对目前快速傅里叶变换(FFT)处理器存储器访问算法复杂度较高,实现起来面积较大的问题,采用寄存器交换策略实现无冲突地址读写.以存储器迭代结构为主体构建FFT处理器结构,并设计了一种基于流水线的蝶形运算单元.根据基4蝶形运算数据选择的规律性,采用数据移位操作可以去除存储器中的地址解码器和控制逻辑.采用门控时钟降低系统的功耗.设计的FFT处理器通过SMIC 0.18μm工艺综合仿真,其面积为0.6 mm2,整个处理过程只需要60个时钟周期.在20 MHz的工作频率下,系统的平均动态功耗为7mW.该结构可以满足IEEE 802.11a的要求,并且具有小面积及高效的特点.