低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

基于0.6μm CMOS复接器的设计

复接器是光纤通信系统的重要组成部分。文章采用CSMC-HJ0.6μmCMOS工艺设计,工作速率为622Mb/s的4∶1复接器。为了适应高速电路设计的需要,采用源级耦合场效应管逻辑(SCFL)电路形式和树型结构,分析和设计了复接器的系统结构和单元电路,并用SmartSpice进行了仿真。仿真结果表明,电路的工作速率可以达到622Mb/s,且其它各项指标均可达到要求。     

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的 4路分接     

数字通信四次群分接器的研制

文章介绍了符合ITU-TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式 ,高速ECL器件与EPLD器件结合 ,将四次群信号(139.264Mb/s)分路成三路三次群信号(44.734Mb/s)。实际使用表明 ,该分接器工作可靠 ,经济成本低。     

数字通信四次群分接器的研制

文章介绍了符合ITU－TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式，高速ECL器件与EPLD器件结合，将四次群信号（139.264Mb/s)分路成三路三次群信号（44.734Mb/s)。实际使用表明，该分接器工作可靠，经济成本低。     

超高速低功耗4:1复接器设计、封装及测试

采用CSM 0.35 μm CMOS 工艺,设计了低功耗2.5～3.125 Gbit/s 4∶1复接器.该芯片既可以应用于光纤通信系统SDH STM-16(2.5 Gbit/s)速率级别的光发射机,又可以应用于万兆以太网IEEE 802.3ae 10GBASE-X(3.125 Gbit/s)速率级别的通道接口发送器.系统采用树型结构,核心电路由锁存器、选择器、分频器组成,并采用了CMOS逻辑实现.最高工作速率可达3.5 Gbit/s.芯片供电电压3.3 V,核心功耗为25 mW.该芯片采用SOP-16封装.芯片封装后焊接在高速PCB板上进行测试,封装后芯片最高工作速率为2.3 Gbit/s.     

10Gbit/s 0.18μm CMOS1:4分接集成电路

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.     

0．18-μm CMOS千兆以太网并串转换芯片设计

提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 .     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.     

硼酸镧钙晶体的提拉法生长研究

首次采用提拉法生长La2 CaB10 O19晶体 .配制不同摩尔比的CaB4O7和LaB3 O6原料进行晶体生长 ,发现CaB4O7∶LaB3 O6在 1 .3∶2～ 1∶1范围内都能获得La2 CaB10 O19的单晶 .研究了晶体生长工艺 ,在CaB4O7∶LaB3 O6=1 .3∶2时获得 1 4mm× 2 5mm的透明单晶 .生长过程中靠近液面温度梯度为 30℃ /cm～ 6 0℃ /cm ,晶体转速为 1 0r/min～ 2 5r/min ,提拉速度不大于 1mm/h .在不同次的生长中 ,所获得的晶体表现发育完好的 {0 0 1 }板面 .     

HV632PG在彩色FED集成驱动系统中的应用

论述集成场致发射显示系统的工作原理,包括HV632PG的性能以及作为列图像驱动器的接口电路、行集成驱动器STV7697芯片和FPGA控制技术等.采用HV632PG芯片研制出了彩色FED显示器样机,能显示彩色视频图像.样机亮度已达200cd/m2、对比度达600∶1,显示分辨率为480×240,电路灰度等级达256级,有效显示对角线尺寸为25英寸(635mm).     

应用于CIS的高速低功耗LVDS驱动电路设计

随着CMOS 图像传感器(CIS)在空间分辨率和时间分辨率的不断提升,CIS 的数据量在不断增加;同时,现代社会对低功耗CIS 的需求也越来越多. 设计了应用于CIS 的高速低功耗低压差分信号(LVDS)驱动电路.采用输出摆率控制的电流开关驱动器,该结构不需要在电流开关驱动器的输出端外接匹配电阻实现阻抗匹配,从而减小了电路的功耗;同时利用电流开关驱动器的电流源来实现预加重功能,没有额外的电流源和控制电流源的辅助电路,因此减小了LVDS 驱动电路的整体功耗. 论文采用0.13 μm CMOS 工艺绘制LVDS 驱动电路的版图,面积为0.025 mm2. 在不同工艺角、电源电压和温度下后仿结果为:LVDS 驱动电路在速率为2 Gbit/s 时的最高功耗为23.43 mW,此时在100 Ω 的终端电阻上的摆幅为439 mV,输出共模电平为1.26 V,抖动为15.0 ps.     

多晶硅材料消解方法的探究

探究了多晶硅样品的酸溶消解法.优化了氢氟酸、硝酸建立的酸解体系,并针对多晶硅粉末状样品给出了最优消解V（H2O）〖KG-1.5mm〗∶〖KG-1mm〗V（HF）〖KG-1.5mm〗∶〖KG-1mm〗V（HNO3）约为20〖KG-0.7mm〗∶〖KG-1mm〗28〖KG-1mm〗∶〖KG-1mm〗10.比较了室温密闭消解、超声辅助消解、水浴加热辅助消解和微波消解对消解效果的影响,结果表明,对于多晶硅粉末样品室温密闭消解1 h为最简便有效的消解方式.     

一种基于ADS5232的高速数据采集电路的设计方法

利用高速ADC芯片ADS5232设计了一种实用的高速数据采集电路,其中ADS5232集成了2个采样通道,不需要外部提供参考电压,简化了PCB设计.2个通道使用同一个时钟,可实现同步采样.每个通道的最高采样速率达到65MS/s,精度为12bit.采集电路包括ADC前端、ADS5232和FPGA 3个部分,支持单端和差分模拟信号输入,使用FPGA实现高速控制,在片内配置RAM作为采集数据的缓冲区,同时可设计接口模块用于跟片外应用电路的连接.该电路能够实现高速AD、高速控制、高速缓存以及与外部逻辑的高速接口.     

高效液相色谱法测定五灵颗粒中芍药苷的含量

对五灵颗粒中芍药苷的含量进行测定 .采用KromacilODSC1 8(2 5 0mm× 4 6mm)为固定相 ,甲醇 水 (2 5∶75 )为流动相 ,检测波长为 2 30nm ,柱温为 2 5℃ .该法的RSD为 1 71 % (n =5 ) ,平均回收率为 1 0 0 0 % .     

40Gbit/s甚短距离光传输系统发送模块的设计与实现

采用Altera公司的Stratix Ⅱ GX FPGA,实现40Gbit/s甚短距离光传输系统发送模块,重点阐述了16∶12转换器芯片的设计.首先基于高速收发器设计高速接口:在接收端采用2种方法实现SFI-5接口的17路数据相位对齐;在发送端由片外时钟驱动发送锁相环,同时增加同步措施,以满足高速收发器时钟管理单元对跨时钟域数据传输的要求,保证收发器的稳定工作.在此基础上,设计出便于后续测试的转换芯片时钟网络.同时设计出基于SDH的帧同步电路、去斜移电路和16∶12映射模块,实现数据从SFI-5接口向VSR-5接口的转换;其中去斜移电路能够动态地去除512bits的斜移量.在Signaltap Ⅱ下的测试结果验证了时序的正确性,误码率也符合小于10-12的设计指标.     

双波长薄层扫描法测定解热止痛散中对乙酰氨基酚和咖啡因的含量

在Cs- 930薄层扫描仪上以紫外反射吸收方式 ,灵敏快速测定了解热止痛散中对乙酰氨基酚和咖啡因的含量 .扫描参数 :对乙酰氨基酚λs=2 4 8.5nm ,λR=34 0 .0nm ,咖啡因λs=2 73.0nm ,λR=34 0 .0nm ,散射参数Sx=3.采用双波长反射线齿型扫描 ,狭缝 1.2mm× 1.2mm ,所用薄层板为GF2 54,薄层厚度 0 .4mm ,展开剂为氯仿 :甲醇∶醋酸乙酯∶冰醋酸 =10∶2∶2∶0 .2 (体积比 ) ,平均回收率对乙酰氨基酚为 95.6% ,咖啡因为 10 8.4 %     

管道小缺陷超声检测传感器阵列电路设计

针对现有的管道缺陷超声阵列检测技术发射声能低、小缺陷检出率低以及电路结构复杂的问题,设计了一种8通道阵列收发电路.发射电路采用单片机控制发射电路产生时序和重复频率均可调的8路高压窄脉冲,实现阵列的激发.接收电路采用数控模拟多路复用器,实现接收电路的分时复用.将该阵列电路用于管道试样检测中,能够检测出直径2mm、高3.6mm的平底孔和长×宽×高为10mm×0.5mm×1.5mm的裂纹,测量壁厚的平均误差达到0.51%,且电路稳定可靠.     

高阻指针式检流计的设计

在分析传统检流计的基础上,采用恒流源式场效应管差分放大电路作为前级放大路以放大信号,2级运算放大电路作为后级放大电路,多电阻分两级调零,表头串接一电阻并在2端加装1个双向稳压管组成保护电路,传统检流计表头接保护电路完成指示功能,6节5号电池为电路供电,对传统的检流计进行了改进.结果表明,该设计提高了系统的测量精度和灵敏度,而且结构简单、稳定.     

基于PHEMT工艺的5 GHz锁相环芯片

给出了基于0.2 μm砷化镓赝晶高电子迁移率器件工艺设计的高速锁相环芯片的电路结构、性能分析与测试结果.芯片采用吉尔伯特结构的鉴相器和交叉耦合负阻差分环形压控振荡器,总面积为1.15 mm×0.75 mm.锁定时中心工作频率为4.44 GHz,锁定范围约为360 MHz,在100 kHz频偏处的单边带相位噪声约-107 dBc/Hz,经适当修改后可应用于光纤通信系统中的时钟数据恢复电路.