利用System View对锁相环频率合成器的仿真

介绍了动态系统分析设计软件System View的主要功能和特点,阐述了该软件应用于锁相频率合成器的仿真过程及仿真。结果表明,该软件对锁相环频率合成器能进行有效仿真,为设计者提供了一个很好的设计平台。     

CMOS锁相环频率合成器系统设计

在归纳总结现代集成电路Top-Down的设计流程的基础上,从系统的角度出发,提出电荷泵锁相环频率合成器系统参数的设计方法。并应用Matlab和Verilog-A对锁相环频率合成器系统进行建模和仿真。结果表明,系统参数满足设计要求,为晶体管级设计和物理版图设计提供坚实的基础。     

基于TC9181的数字锁相频率合成器的设计

文章介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片TC9181的工作特性,给出了基于集成锁相环芯片TC9181的“吞除脉冲”式串行数字锁相频率合成器设计方法,为高频频率合成器的设计提供了一个较好的思路。     

五千兆赫微波频率合成器

本文提出了一个微发频率合成器的设计方案。该方案用低频数字锁相环实现波道变换,用脉冲锁相环将频率倍频到微波波段。文中着重阐述了该合成器的主要部件——100兆赫模拟数字混合锁相环和1000兆赫脉冲锁相环的设计原理。     

基于ADF4106的本振源的设计与实现

本文介绍锁相环频率合成器基本原理,给出了一种用锁相环频率合成器（ADF4106）设计的本振源实现方案,并且分析了系统的相位噪声和杂散性能,最后给出了测试结果。     

基于MC145159的PLL频率合成器设计与实现

介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片M C 145159的工作特性,给出了集成锁相环芯片M C 145159的一个应用实例,为高频频率合成器的设计提供了一个较好的思路.测试结果证明了设计的合理性与实用性,系统频率稳定度优于10-7.     

宽频带数控频率合成器

根据频率合成技术，介绍一种宽频带数控频率合成器，对集成锁相环MC145152、双模分频器CE71C进行讨论，并研究对该频率合成器的仿真分析结果。     

锁相环频率合成器

阐述了锁相环的电路结构和工作原理,并给出一种由集成锁相环CC4046构成的频率合成器设计方案．     

用于无绳电话的45/48 MHz接收机锁相环频率合成器

设计了用于无绳电话的45/48 MHz接收机锁相环频率合成器.电路采用0.35 μm CMOS工艺,整数分频方式,外接LC谐振回路来调节环路工作在34 MHz、37 MHz两个频段,每个频段包括20个信道,间隔25 k为一个信道.本文用SMIC 0.35μm CMOS工艺参数对所设计的频率合成器进行了仿真,仿真结果表明：在电荷泵充放电电流为1 mA时,整体电路工作电流小于2.5 mA,spur小于-60 dBc,锁定时间小于3 ms.     

PLL频率合成器芯片MC145157—2及其应用

介绍了ＰＬＬ频率合成器芯片ＭＣ１４５１５７２的性能及其在锁相环电路中的应用     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。     

跳频锁相频率合成器研制

本文报告了研制一种快速跳频销相频率合成器的技术路线和结果。该合成器采用程控时分复用小数分频锁相技术，解决了快速跳频频率合成中的诸多固难。测试结果表明，该频率合成器可适用于快速跳频通信系统。     

锁相与频率合成课程的仿真与实验研究

介绍了锁相环的基本原理。为加深学生理解,利用电路仿真软件PSPICE实现了锁相与频率合成课程实验的仿真,并以一阶和二阶无源滤波器仿真实验为例介绍了其实现方法。给出了一种主流的电荷泵锁相环的三阶环路滤波器的设计方法,并对该环路滤波器进行了仿真及实验验证。通过利用PSPICE进行锁相环的仿真和对电荷泵锁相环的环路滤波器进行实际设计,可以有效地加深学生对课程的理解和掌握,并为学生实现电路的自主开发和设计提供一个平台。     

吞除脉冲式数字锁相频率合成器的设计

文章介绍了通信系统中的吞除脉冲技术,然后分析了专用数字集成锁相频率合成器MC145152-2芯片的结构特点及应用原理,最后详细介绍了一种用MC145152-2芯片配合外置分频器MC12018构成吞除脉冲式数字锁相频率合成器电路的设计方法.     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

S波段频率合成源的研制

介绍了直接数字合成(DDS)与锁相环路(PLL)的基本原理及利用DDS与PLL相结合的方法设计的频率合成源,并给出了该频率合成源的实例和达到的性能指标。     

在锁相环吞脉冲频合器中实现可调小数分频

推导出了吞脉冲技术锁相环频率合成器的输出频率Ｆｏ、双模前置分频器的输出频率Ｆｐ和参考频率Ｆｒ之间的关系式．经宽覆盖（１３８．０００～１６７．０００ＭＨｚ）、高稳定度（１０－６）、多通道（每通道间隔２５ｋＨｚ）频合器实验论证，关系式成立．应用此关系式提出了一种新的小数分频理论和实现电路框图，该理论能解决单环频合器中高鉴相频率与高频分辨率之间的矛盾．     

伪随机序列捷变频跳频频率合成器的研制

研究一种跳频通信机低杂散、低相噪快速捷变频率合成器的实现途径。该合成器采用DDS芯片（AD9852）激励PLL（Q3236）的方案,控制单元采用TI公司的DSP芯片TMS320C31,将DDS极高的频率分辨力与锁相式频率合成器较高的工作频率结合起来,获得了更高的频率合成性能,其主要技术指标为：相位噪声小于-100dB/Hz（偏离载频1kHz处）,杂散电平小于-60dB。