Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

教学实验计算机系统的设计与实现

为计算机硬件系列的课程教学和实验研制了一种全新的实验计算机系统。该计算机１６位字长，硬件（包括ＣＰＵ）子系统和软件（包括指令系统）子系统完全自行设计，配置合理，设计新颖，实验性能强。运算器部件选用位片结构器件实现，控制部件采用微程序方案，支持动态微程序设计。在监控程序支持下，能接入多种外设，在不同入出方式下完成输入／输出操作。几年的教学使用效果令人满意。     

微程序的设计与实现

英国剑桥大学教授Wilkes首先提出了微程序控制的思想,其思想复杂,难懂。为此,详细地剖析微程序的控制过程。通过论述,能够深入了解计算机的各个功能部件的功能及工作原理,整机动态过程,及理解计算机从机器指令到微指令的编制方法。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

基于FPGA单精度浮点乘法器的设计实现与测试

采用VHDL语言，在FPGA上实现了单精度浮点乘法器的3种算法——基本的迭代算法、阵列算法和Booth算法，并对以上3种算法的运算速度进行了测试和比较，通过时序图说明Booth算法的优越性，并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法．     

基于QuartusⅡ的微程序控制简易计算机的设计

本文借助于Quartus Ⅱ软件在计算机上仿真设计了一台微程序控制的简易计算机,通过介绍电路仿真的主要流程,我们可以加深对计算机系统各模块的工作原理及相互联系的认识。     

Booth编码在补码乘法中的应用

在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了在应用Booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。     

基于FPGA技术的CPU模型机的设计与实现

主要介绍了在EDA多功能实验台上,利用FPGA技术实现一个典型的微程序控制器。利用可编程逻辑器件(PLD),借助计算机组成原理的相关知识,在现有的实验平台上构筑一个简单的CPU模型机。这是对CPU的一些基础理论知识的应用实现,也是对现场可编程技术(FPGA和CPLD)的应用。     

二维驱动直角坐标机器人系统辨识对比研究

比较了空间二维驱动串并联直角坐标机器人系统的RLS算法辨识和KFE算法辨识,并对系统进行了参数估计,通过计算机绘图和运算给出两种不同算法下的辨识结果,可满足机器人特殊奇异位形时的需要和实现"模型引导控制"时的较好逼近.     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

32位时延无关异步流水线乘法器设计

提出采用Heaviside函数建立可精确描述门限门行为的数学模型，该数学模型可描述门限门的置位、复位行为．针对异步单轨逻辑健壮性差的缺点，基于零协议逻辑(Null Convention Logic)设计了双轨逻辑的时延无关32位异步流水线乘法器．乘法器基于改进的Booth编码和Wallace树．该乘法器与采取同样结构的同步乘法器的仿真结果表明，前者的性能提高了近4倍．     

8位模型机的设计与实现

为了帮助学生理解计算机组成原理整机实验教学内容,我们设计了一种8位模型机,并用VHDL实现它.它具有模块化、开放性和经济实用的特点,学生通过使用QuartusII可以调试模型机并观察模型机内部信息流动的过程,从而便于学生理解计算机的工作原理.学生反映通过调试模型机后,觉得计算机组成原理整机实验不再抽象难懂.     

HEF-4752V组件在微机矢量控制中的应用

在矢量控制的基础上,采用价格低可靠性好的HEF-4752V组件与8位机相结合的方法对交流异步机进行控制,不但有效地解决了8位机运行速度慢的缺点,而且整个系统具有较好的快速响应和较高的可靠性。     

一种单片机化工业微控制器设计

本文介绍了一种以MCS-48系列单片微计算机为核心的工业控制器方案,利用外部扩展构成了单片微机系统,可直接输入八路模拟量信号及十一个数字量信号.实现了数字化可控硅变流器的脉冲控制及一般工业控制过程的PID数字算法.     

微处理器段高速缓存器加载算法及设计

段高速缓存器加载是微处理器保护方式下多任务调度、虚拟段式存储器管理及指令集使用频度较高的部分。文中探讨了段高速缓存器加载的数据结构和定义 ,给出了保护方式下段高速缓存器加载算法 ,提出了用于段高速缓存器加载的保护测试单元的细胞群结构。最后 ,用 EDA工具SYNOPSYS对段高速缓存器加载算法的微程序和段高速缓存器加载的保护测试单元 RTL级的 VHDL描述进行了综合与仿真 ,验证了其设计的正确性与有效性     

微机失磁保护装置的研究

本文就八位机用于同步发电机失磁保护的可行性问题进行了探讨和论证,推导了适于八位机减少运算量和计算时间的算法,给出了避免直接乘法运算的快速查表法并提出了一种计算机失磁保护方案.1 计算机失磁保护方案     

一种用于高速入侵检测的基于P2P的均匀哈希分流算法

将P2P引入到高速入侵检测中,在探测器网络中进行负载均衡,分流器只负责将高速流量尽可能均匀地分发到各探测器,从而减轻前端分流器的负担.提出基于P2P的均匀哈希分流算法,考虑到探测器网络的规模,将IP地址和端口号划分成8位比特串,对这些8比特串进行异或和移位的哈希运算.理论分析和对比实验结果表明,该算法位熵最大,具有更好的均匀性.